【技术实现步骤摘要】
本专利技术属于微电子器件领域，更具体地，涉及一种基于忆阻器多电阻状态转变特性的多值逻辑器件及其逻辑操作方法。
技术介绍
在计算机的发展历史中，人们总要求计算机的速度更快、功能更强。目前电子计算机已经显现出难以满足人类处理复杂系统问题的新需求。于是，人们开始寻求各种新型计算机，如光计算机、分子计算机、量子计算机等。在新型计算机架构研究中，基于多值逻辑的体系架构是一个极具前景的研究思路。然而由于现有多值逻辑电路结构较为复杂，且与现有二值系统兼容性不佳，多值逻辑计算机系统的发展缓慢。相比于二值逻辑，多值逻辑具有很多优点：多值数字逻辑兼容二值数字逻辑、多值逻辑位密度更高、能实现更完善的逻辑功能、A/D转换和D/A转换精度更高、能构建所有计算机经典模块。这些优点可以突破现有电子器件发展中摩尔定律的限制。中国专利技术专利CN200810073552.X中提出了一种光谱编码的多值光信息处理系统，光谱的多种颜色对应多种光信息编码值，但是具体设计架构还是存在一定的复杂性。中国专利技术专利CN201210454111.0中提出了一种具有非易失性存储器件的多值逻辑器件，但是存储在器件中的数据仍然是二进制数据，没有利用到非易失性器件本身具备的多值存储特性。基于此，我们提出了一种基于忆阻器多电阻状态转变特性的多值逻辑器件，具有结构简单、功能完善、功耗低、操作方法简便和兼容性好等特点。
技术实现思路
针对新型多值逻辑计算
【技术保护点】
一种基于忆阻器的多值逻辑器件，其特征在于，包括一个忆阻器，通过在所述忆阻器的两端施加外界激励信号使得所述忆阻器呈现高阻态H、低阻态L或更低阻态B。
【技术特征摘要】
1.一种基于忆阻器的多值逻辑器件，其特征在于，包括一个忆阻器，
通过在所述忆阻器的两端施加外界激励信号使得所述忆阻器呈现高阻态H、
低阻态L或更低阻态B。
2.一种基于权利要求1所述的多值逻辑器件实现三值逻辑加的操作方
法，其特征在于，包括下述步骤：
(1)通过在所述忆阻器的一端(202)接零电平脉冲(100)，且在所述
忆阻器的另一端(201)接正向第二阈值转变电压脉冲+Vth2(102)，使得所
述忆阻器的电阻状态初始化为更低阻态B(300)；
(2)通过在所述忆阻器的一端(202)施加逻辑信号a，且在所述忆阻
器的另一端(201)接零电平脉冲(100)，来实现所述逻辑信号a写入并储
存在所述忆阻器中；其中，所述输入逻辑信号a为零电平脉冲100、V1电
压脉冲(104)或V2电压脉冲(106)；
(3)通过在所述忆阻器的一端(202)输入逻辑信号b，且在所述忆阻
器的另一端(201)接零电平脉冲(100)，来实现所述逻辑信号a和所述逻
辑信号b的三值逻辑加MAX(a，b)运算；其中，所述逻辑信号b为零电
平脉冲(100)、V1电压脉冲(104)或V2电压脉冲(106)；
(4)通过在所述忆阻器的两端施加读取电压，来实现三值逻辑加运算
结果的读取。
3.一种基于权利要求1所述的多值逻辑器件实现三值逻辑乘的操作方
法，其特征在于，包括下述步骤：
(1)通过在所述忆阻器的一端接零电平脉冲，且在所述忆阻器的另一
端接正向第二阈值转变电压脉冲+Vth2，使得所述忆阻器的电阻状态初始化
为更低阻态B；
(2)通过在所述忆阻器的一端输入逻辑信号a，且在所述忆阻器的另
\t一端接零电平脉冲，使得所述逻辑信号a写入并储存在所述忆阻器中；
(3)通过在所述忆阻器一端输入逻辑信号b，且在所述忆阻器的另一
端接V2电压脉冲，来实现所述逻辑信号a和所述逻辑信号b的三值逻辑乘
MIN(a，b)运算；
(4)通过在所述忆阻器的两端施加读取电压，来实现三值逻辑乘运算
结果的读取。
4.一种基于权利要求1所述的多值逻辑器件实现三值比较逻辑
GTL-BH的操作方法，其特征在于，包括下述步骤：
(1)通过在所述忆阻器的一端接零电平脉冲，且在所述忆阻器的另一
端接正向第二阈值转变电压脉冲+Vth2，使得所述忆阻器的电阻状态初始化
为更低阻态B；
(2)通过在所述忆阻器的一端接Vbase1电压脉冲，且在所述忆阻器的
另一端接输入逻辑信号，来实现三值比较逻辑GTL-BH运算；
(3)通过在所述忆阻器的两端施加读取电压，来实现三值比较逻辑
GTL-BH结果的读取。
5.一种基于权利要求1所述的多值逻辑器件实现三值比较逻辑LTL-BH
的操作方法，其特征在于，包括下述步骤：
(1)通过在所述忆阻器的一端接零电平脉冲，且在所述忆阻器的另一
端接正向第二阈值转变电压脉冲+Vth2，使得所述忆阻器的电阻状态初始化
为更低阻态B；
(2)通过在所述忆阻器的一端接输入逻辑信号，且在所述忆阻器的另
一端接Vbase2电压脉冲，来实现三值比较逻辑LTL-BH运算；
(3)通过在所述忆阻器的两端施加读取电压，来实现三值比较逻辑
LTL-BH结果的读取。
6.一种基于忆阻器的多值逻辑器件，其特征在于，包括两个同向串联
的第一忆阻器(211)和第二忆阻器(213)，所述第一忆阻器的非串联端
\t(210)作为所述多值逻辑器件的第一输入端，所述第二忆阻器的非串联端
(214)作为所述多值逻辑器件的第二输入端，所述第一忆阻器与所述第二
忆阻器的串联连接端(212)作为所述逻辑器件的输出端，通过在所述第一
输入端和所述第二输入端施加外界激励信号使得所述第一忆阻器呈现更低
阻态B时，所述第二忆阻器呈现高阻态H，或所述第一忆阻器呈现低阻态L
时，所述第二忆阻器呈现高阻态H，或所述第一忆阻器呈现高阻态H时，
所述第二忆阻器呈现高阻态H，或所述第一忆阻器呈现高阻态H时，所述
第二忆阻器呈现更低阻态B，或所述第一忆阻器呈现高阻态H时，所述第
二忆阻器呈现低阻态L。
7.一种基于权利要求6所述的多值逻辑器件实现三值逻辑加MAX的
操作方法，其特征在于，包括下述步骤：
(1)通过在所述第一忆阻器M1和所述第二忆阻器M2的串联连接端
(212)接零电平脉冲(100)，且在所述多值逻辑器件的第一输入端施加正
向第二阈值转变电压脉冲+Vth2(102)，同时在所述多值逻辑器件的第二输
入端施加正向第二阈值转变电压脉冲+Vth2(102)，实现将所述第一忆阻器
M1的电阻态初始化为更低阻态B和将所述第二忆阻器M2的电阻态初始化
为高阻态H；
(2)通过在所述第一忆阻器M1和所述第二忆阻器M2的串联连接端
(212)和所述多值逻辑器件的第二输入端同时输入逻辑信号a，且在所述
多值逻辑器件的第一输入端接零电平脉冲(100)，实现将所述逻辑信号a
写入并储存在所述第一忆阻器M1中，且所述第二忆阻器M2的电阻状态保
持为高阻态H；
(3)通过在所述第一忆阻器与所述第二忆阻器的串联连接端(212)
和所述多值逻辑器件的第二输入端同时输入逻辑信号b，且在所述多值逻辑
器件的第一输入端接零电平脉冲，实现在所述第一忆阻器M1中完成所述逻
辑信号a和所述逻辑信号b的三值逻辑加MAX(a，b)运算，且所述第二
\t忆阻器M2的电阻状态保持为高阻态H；
(4)通过在所述多值逻辑器件的第一输入端和所述多值逻辑器件的第
二输入端同时施加读取电压，来实现逻辑运算结果的读取。
8.一种基于权利要求6所述的多值逻辑器件实现三值逻辑乘MIN的
操作方法，其特征在于，包括下述步骤：
(1)通过在所述第一忆阻器M1和所述第二忆阻器M2的串联连接端
(212)接零电平脉冲(100)，且在所述多值逻辑器件的第一输入端接正向
第二阈值转变电压脉冲+Vth2，在所述多值逻辑器件的第二输入端接正向第
二阈值转变电压脉冲+Vth2，实现将所述第一忆阻器M1的电阻态初始化为
更低阻态B和将所述第二忆阻器M2的电阻态初始化为高阻态H；
(2)通过在所述第一忆阻器与所述第二忆阻器的串联连接端和所述多
值逻辑器件的第二输入端同时输入逻辑信号a，且在所述多值逻辑器件的第
一输入端接零电平脉冲，实现将所述逻辑信号a写入并储存在所述第一忆
阻器M1中，且所述第二忆阻器M2的电阻状态保持为高阻态H；
(3)通过在所述第一忆阻器与所述第二忆阻器的串联连接端和所述多
值逻辑器件的第二输入端同时输入逻辑信号b，且在所述多值逻辑器件的第
一输入端接V2电压脉冲，实现在所述第一忆阻器M1中完成所述逻辑信号
a和所述逻辑信号b的三值逻辑乘MIN(a，b)运算，且所述第二忆阻器
M2的电阻状态保持为高阻态H；
(4)通过在所述多值逻辑器件的第一输入端和所述多值逻辑器件的第
二输入端同时施加读取电压，来实现逻辑运算结果的读取。
9.一种基于权利要求6所述的多值逻辑器件实现LTL-BH三值比较逻
辑的操作方法，其特征在于，包括下述步骤：
(1)通过在所述第一忆阻器与所述第二忆阻器的串联连接端接零电平
脉冲，且在所述多值逻辑器件的第一输入端接正向第二阈值转变电压脉冲
+Vth2，在所述多值逻辑器件的第二输入端接正向第二阈值转变电压脉冲
\t+Vth2，实现将所述第一忆阻器M1的电阻态初始化为更低阻态B和将所述
第二忆阻器M2的电阻态初始化为高阻态H；
(2)通过在所述多值逻...
【专利技术属性】
技术研发人员：李祎，王卓睿，缪向水，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北;42
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。