一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法技术

本发明专利技术提供了一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，首先制造出N阱，并在N阱上生长Poly-SiGe/SiO2/Poly-Si多层结构；将Poly-Si刻蚀窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用不同的刻蚀比刻蚀掉上层的Ploy-Si；利用不同的刻蚀比刻蚀掉其它区域的SiO2和Poly-SiGe，保留侧壁下面的SiO2和Poly-SiGe，形成栅极；离子注入自对准形成PMOSFET的源、漏区，形成PMOSFET器件；光刻器件的互连线形成PMOS集成电路。本发明专利技术能够在微米级硅集成电路加工工艺平台上，不改变现有SPIN二极管制造设备和增加成本的条件下制备出65～90nm的PMOS控制电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及一种利用现有的微米级Si集成电路制造工艺，制造用于基于SPIN二极管可重构天线的纳米级Si控制电路的方法。
技术介绍
随着科学技术的进一步发展，无线通信技术在人们的生活中发挥着越来约重要的作用。新一代无线通信系统的发展趋势包括实现高速数据传输，实现多个无线系统之间的互联，实现有限的频谱资源的有效利用，获得对周围环境的自适应能力等。为突破传统天线固定不变的工作性能难以满足多样的系统需求和复杂多变的应用环境，可采用SPIN二极管正向偏置时激发的固态等离子体用作天线的辐射结构，通过选择性导通SPIN二极管即可构成不同结构的可重构天线，满足无线通信系统对多功能天线的需要。基于SPIN二极管的可重构天线需要大量外围控制电路来实现天线的实时可重构，目前多采用外接控制电路板的方式，这种方式对天线性能影响较大，不利于可重构天线的设计。另一种方法是将控制电路直接制作在承载SPIN二极管的硅晶圆上，然而，由于SPIN二极管尺寸较大，一般采用1um～2um的特征尺寸即可制作，则相应的控制电路面积也会增加，影响天线的可用口径；若采用较小的特征尺寸制作控制电路，则基于SPIN二极管的可重构天线制造成本将急剧上升，造成资源和能源的浪费，严重制约了基于SPIN二极管的可重构天线的发展。目前，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取n型Poly-Si还是p型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取在阱区形成之后，通过再次对阱区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。
技术实现思路
为了克服现有技术的不足，本专利技术提供一种用微米级工艺制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，以实现在不改变现有SPIN二极管制造设备和增加成本的条件下制备出65～90nm的具有多晶SiGe栅的PMOS控制电路。本专利技术解决其技术问题所采用的技术方案包括以下步骤：第一步，在Si衬底上热氧化一层SiO2缓冲层，在SiO2缓冲层上淀积一层SiN，用于阱区注入的掩蔽；第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；第三步，刻蚀Si衬底上部的SiN层和SiO2层，然后在整个衬底表面依次生长SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；第四步，在N阱上热氧化生长7～12nm厚的SiO2栅介质层，在该SiO2栅介质层上淀积一层100～120nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm-3，作为栅极；第五步，在Poly-SiGe上淀积生长一层厚度为30～55nm的SiO2，作为栅极的保护层；第六步，在SiO2层上淀积一层80～100nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口；第八步，在整个Si衬底上淀积一层90～130nm厚的SiO2介质层，覆盖整个表面；第九步，刻蚀衬底表面上的SiO2，保留Poly-Si侧壁的SiO2；利用Poly-Si与SiO2不同的刻蚀比刻蚀掉SiO2表面的Poly-Si，刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Poly-SiGe；利用Poly-SiGe与SiO2不同的刻蚀比刻蚀掉SiO2侧壁保护区域以外的Poly-SiGe，形成栅极s，并在阱区上淀积一层6～8nm厚的SiO2，形成栅极侧壁的保护层；第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。所述的第七步中，窗口宽度取2～3.5μm。所述的第九步中，栅极长度取65～90nm。本专利技术的有益效果是：1.本专利技术由于利用了等离子刻蚀工艺中SiO2与Poly-Si不同的刻蚀比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道65～90nm的PMOS控制电路；2.由于本专利技术所提出的工艺方法均为现有的微米级Si集成电路工艺平台中成熟的工艺方法，因此，本专利技术所提出的纳米级PMOS控制电路实现方法与现有的微米级Si集成电路工艺相兼容；3.由于本专利技术所提出的工艺方法采用Poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节pMOSFET的Poly-SiGe栅中Ge组分，实现pMOSFET阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；4.由于本专利技术所提出的工艺方法均可在现有的微米级Si集成电路工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米级Si集成电路工艺平台的制造能力大幅提高；5.由于本专利技术所提出的工艺方法可以实现导电沟道65～90nm的PMOS控制电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高，从而降低了集成电路单位面积的制造成本。附图说明图1是本专利技术工艺流程示意图；图2是用本专利技术方法制备具有多晶SiGe栅的PMOS控制电路的过程示意图。具体实施方式下面结合附图和实施例对本专利技术进一步说明，本专利技术包括但不仅限于下述实施例。本专利技术提供的制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，按如下步骤顺序进行：第一步.在Si衬底上热氧化一层SiO2缓冲层，在该缓冲层上淀积一层SiN，用于阱区注入的掩蔽；第二步.在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；第三步.刻蚀Si衬底上部的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；第四步.在N阱上热氧化生长7～12nm厚的SiO2栅介质层，再在该SiO2栅介质层上淀积一层100～120nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm-3，作为栅极；第五步.在Poly-SiGe上淀积生长一层厚度为30～55nm的SiO2，作为栅极的保护层；第六步.在SiO2层上再淀积一层80～100nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁；第七步.在Poly-Si的区域中刻蚀出符合电本文档来自技高网...

【技术保护点】
一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，其特征在于包括下述步骤：第一步，在Si衬底上热氧化一层SiO2缓冲层，在SiO2缓冲层上淀积一层SiN，用于阱区注入的掩蔽；第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；第三步，刻蚀Si衬底上部的SiN层和SiO2层，然后在整个衬底表面依次生长SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和SiO2层；第四步，在N阱上热氧化生长7～12nm厚的SiO2栅介质层，在该SiO2栅介质层上淀积一层100～120nm厚的p型掺杂的Poly‑SiGe，Ge组分为0.05～0.3，掺杂浓度>1020cm‑3，作为栅极；第五步，在Poly‑SiGe上淀积生长一层厚度为30～55nm的SiO2，作为栅极的保护层；第六步，在SiO2层上淀积一层80～100nm厚的Poly‑Si，作为制造过程中的辅助层，辅助生成侧壁；第七步，在Poly‑Si的区域中刻蚀出符合电路要求的窗口；第八步，在整个Si衬底上淀积一层90～130nm厚的SiO2介质层，覆盖整个表面；第九步，刻蚀衬底表面上的SiO2，保留Poly‑Si侧壁的SiO2；利用Poly‑Si与SiO2不同的刻蚀比刻蚀掉SiO2表面的Poly‑Si，刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Poly‑SiGe；利用Poly‑SiGe与SiO2不同的刻蚀比刻蚀掉SiO2侧壁保护区域以外的Poly‑SiGe，形成栅极s，并在阱区上淀积一层6～8nm厚的SiO2，形成栅极侧壁的保护层；第十步，在N阱区进行p型离子注入，自对准生成PMOSFET的源区和漏区；第十一步，在PMOSFET的栅、源和漏区上光刻引线，构成PMOS控制电路。...

【技术特征摘要】
1.一种制备具有多晶SiGe栅的纳米级PMOS控制电路的方法，其特征在于包括下述
步骤：
第一步，在Si衬底上热氧化一层SiO2缓冲层，在SiO2缓冲层上淀积一层SiN，
用于阱区注入的掩蔽；
第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱；
第三步，刻蚀Si衬底上部的SiN层和SiO2层，然后在整个衬底表面依次生长SiO2缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和
SiO2层；
第四步，在N阱上热氧化生长7～12nm厚的SiO2栅介质层，在该SiO2栅介质层
上淀积一层100～120nm厚的p型掺杂的Poly-SiGe，Ge组分为0.05～0.3，掺杂浓
度>1020cm-3，作为栅极；
第五步，在Poly-SiGe上淀积生长一层厚度为30～55nm的SiO2，作为栅极的保
护层；
第六步，在SiO2层上淀积一层80～100nm厚的Poly-Si，作为制造过程中的辅助
层，辅助生成侧壁；
第七步，在Poly-Si的区域中刻蚀出...

【专利技术属性】
技术研发人员：舒钰，毕文婷，陈尔钐，胡霄，
申请(专利权)人：中国电子科技集团公司第二十研究所，
类型：发明
国别省市：陕西;61