本发明专利技术涉及一种微型计算机。该微型计算机包括：中央处理单元(CPU)；数据传输装置(DTC)；以及存储装置(RAM)。数据传输装置包括多个寄存器文件，每个寄存器文件包括存储传输模式信息的模式寄存器、地址信息被传输到的地址寄存器以及表示指定传输信息集合的信息的状态寄存器(SR)。数据传输装置检查状态寄存器的信息，以确定是使用在寄存器文件中保持的传输信息集合，还是从存储装置中读取传输信息集合并且覆写规定的一个寄存器文件。基于在寄存器文件之一中存储的传输信息集合，数据传输装置执行数据传输。
【技术实现步骤摘要】
【专利说明】微型计算机相关申请的交叉引用本申请基于并且要求于2014年8月18日提交的日本专利申请N0.2014-165636的优先权的利益，其公开内容在此通过引用整体加入。
本专利技术涉及一种微型计算机。具体地，本专利技术涉及一种数据传输技术，其能够应用于具有例如中央处理功能和数据传输功能的微型计算机。
技术介绍
如 “LSI handbook” (The Institute of Electronics, Informat1n andCommunicat1n Engineers:1EICE, Ohm-sha Ltd.Japan, pp.540-541, November, 1984)中所讨论的，单芯片微型计算机由单个半导体衬底构成，其上诸如中央处理单元(CPU)的功能模块是核心元件，形成用于保持程序的R0M(只读存储器)、用于保持数据的RAM(随机存取存储器)和用于接收和提供数据和信号的输入/输出电路。单芯片微型计算机用于控制任何设备。为了通过使用单芯片微型计算机来控制设备，需要执行数据传输来响应于诸如中断的事件。由于CPU可以通过指令的组合而实现任何处理，CPU也能够执行中断处置和数据传输处理。但是，当CPU要执行中断处置时，CPU必须执行例外处置、堆栈保存/恢复操作以及用于切换当前处理流的恢复指令。进一步，相对于实质数据传输处理，诸如读取指令的相关操作所花费的事件倾向于增加。此外，微型计算机中实现的功能的数量近年来在增加。因此，响应于诸如中断的事件而要执行的数据传输的次数也在增加。也存在对以更高速度执行处理以响应每个对应事件的增长需求。因此，需要微型计算机展示在数据传输处理中的改进的效率、加速和便利性，而抑制CPU上的负载。在此，已知，当单芯片微型计算机包括CPU和数据传输装置且数据传输是由作为专用硬件的数据传输装置来执行时，相比由CPU执行数据传输的情况，可以实现更快的数据传输。CPU可以有效地执行处理，因为中断处置的频率被降低。日本未审专利申请公开N0.H01_125644(专利文献1)公开了一种示例数据传输装置，其使得能够以小数量的硬件元件响应于来自大量外围处理装置的请求而进行数据传输。专利文献1公开微型计算机包括存储装置(RAM)，其存储数据传输信息，诸如表示存储要被传输的数据的存储器上位置的传输源地址。进一步，提供矢量表，其存储表示在存储装置(RAM)中哪里存储数据传输所需的每个信息的地址。而且，提供在发生对于激活数据传输的请求时参考矢量表的内容以响应激活请求的单元，以及从矢量表的内容获取数据传输所需的每个信息的单元。日本未审专利申请公开N0.H07-129537 (专利文献2)公开了，这样的数据传输信息存储在存储装置中，且至少一条数据传输信息的数据传输可以由数据传输装置的一个操作来规定(链传输)。根据专利文献2，数据传输装置可以通过任何激活因子而执行传输任意次数。因此，数据传输装置可以用于各种用途。进一步，系统配置中的灵活性和使用性得到改进。进一步，根据专利文献2，重复传输模式和数据块传输被启用来加宽数据传输装置的应用。这样的数据传输装置能够控制地址，诸如传输目的地和传输源，并且选择传输的次数。因此，数据传输装置适合于应用于系统，诸如打印机，以便控制步进马达、打印机的打印数据控制以及存储器上接收数据的累积。专利文献2进一步指出，由于数据传输装置在操作平行于主要由CPU使用的总线的总线中读/写数据传输信息或执行数据传输，读取或写回数据传输信息的浪费操作可以被抑制。本专利技术的专利技术人考虑到，数据传输装置，诸如专利文献1和2中所公开的，其中在RAM上存储数据传输信息，RAM的使用不受限制，即，其是通用存储装置，这样的数据传输装置具有下面的优点。(a)数据传输的次数可以增加。如在所谓的DMA控制器中一样，通过在数据传输装置自身的专用硬件上存储数据传输信息的方案，数据传输的次数取决于安装硬件而有限。相反，通过在其使用不受限的RAM上存储数据传输信息的方案，数据传输的次数可以轻易增加，且可以支持用户想要的各种使用方法。(b)相较于通过来数据传输装置自身和微型计算机的接口的控制寄存器的指定来实现激活因子的选择的所谓DMA控制器中的方案，使用中断因素来选择是请求CPU的中断还是请求DTC的数据传输的方案可以获得支持更大数量中断和事件发生的数据传输。(c)每个激活要执行的数据传输的次数可以增加，诸如通过链操作。进一步，可以实现组合的不同数据传输的功能。(d)数据传输信息的配置可以被改变、增加或减少。(e)应该按最小一个数据传输所需的那么多来提供专用硬件。因此，即使功能增加且硬件的规模增加，整个微型计算机的物理规模上的增加可以被抑制。(f)控制寄存器等不被提供作为数据传输装置自身的专用硬件。因此，不必考虑复杂操作条件，诸如与来自CPU的写操作相冲突。这可以起到抑制物理规模增加的作用。同时，通过如上所述在存储装置中存储数据传输信息的数据传输装置，即使当当前要被传输的数据的传输因素与之前传输因素相同时，再次获取当前数据传输信息而不使用之前使用的数据传输信息。因此，从数据传输处理的加速的观点来看，浪费了实际上不必要的时间。聚焦于这个问题，日本未审专利申请公开N0.2001-160025(专利文献3)提议了一种数据传输装置，其中，当要被传输的数据的传输因素在之前情况和当前情况之间相同时，可以再次使用之前使用的已知传输信息，由此获得数据传输的加速。进一步，日本未审专利申请公开N0.2004-021401 (专利文献4)公开了数据传输装置中的加速，其中，在数据传输的执行之后将数据传输信息写回到存储装置时，根据数据传输信息是否被更新来来确定写回是否必要。对于写回不必要的信息，不执行将数据传输信息寄存器写回存储器的循环。进一步，日本未审专利申请公开N0.2000-194647(专利文献5)公开了改进数据传输装置的便利性的单元，其包括能够在数据传输装置中之前设置的数据和要被传输的数据之间进行比较且能够执行简单运算的算术逻辑单元。
技术实现思路
尽管专利文献3的数据传输装置在抑制CPU负载和改进数据传输装置的效率方面有利，但数据传输装置中保有的数据传输信息在数量上为一。因此，在以类似频率出现多个激活因子的情况下，数据传输信息更不可能被再次使用，也更不可能获得加速。进一步，尽管专利文献5的数据传输装置在抑制CPU负载和改进数据传输装置的便利性方面有效，例如，考虑设备控制应用，在许多情况下，存在对于读/写比特的流程以及对于启用比特操纵的时段的限制。因此，需要解决这样问题的比特操纵方法。根据本申请的描述和附图，本专利技术的其它问题和新颖性特征将变得明显。根据一个实施例，MCU 100的数据传输装置102检查状态寄存器的信息，以确定是使用在寄存器文件中保有的传输信息集，还是从存储装置中读取传输信息集并且覆写规定的一个寄存器文件。数据传输装置102基于存储在寄存器文件之一中的传输信息集来执行数据传输。根据一个实施例，当由指定比特操纵的信息来指定比特操纵时，MCU 100的数据传输装置102从存储装置将传输信息集读取到数据传输装置102上，并且读取指定地址，以执行指定比特操纵。注意，本专利技术的实施例可以通过用方法或系统来替换上述一个本文档来自技高网...
【技术保护点】
一种微型计算机，包括：中央处理单元；数据传输装置；以及存储装置，其中，所述存储装置存储传输信息集合，所述传输信息集合包括传输模式信息和地址信息，所述地址信息表示传输源、传输目的地和操纵目标中的至少一个，所述数据传输装置包括多个寄存器文件，每个所述寄存器文件包括：存储所述传输模式信息的模式寄存器、所述地址信息被传输到的地址寄存器、以及表示用于指定所述传输信息集合的信息的状态寄存器，所述数据传输装置检查所述状态寄存器的信息，以确定是使用在所述寄存器文件中保持的所述传输信息集合，还是从所述存储装置中读取所述传输信息集合并且覆写所述寄存器文件中的规定的一个寄存器文件，以及基于在所述寄存器文件之一中存储的所述传输信息集合，所述数据传输装置执行数据传输。
【技术特征摘要】
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【专利技术属性】
技术研发人员：三石直干，猪狩诚司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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