逐次逼近型模数转换器的数字自校准电路及方法技术
【技术实现步骤摘要】
本专利技术涉及半导体集成电路领域，特别是涉及一种逐次逼近型模数转换器(SuccessiveApproximationRegisterADC，SARADC)的数字自校准电路。本发明还涉及一种逐次逼近型模数转换器的数字自校准方法。
技术介绍
逐次逼近型模数转换器被广泛应用于各个领域之中。在逐次逼近型模数转换器的设计中，主要的误差来源于电容的失配和比较器的失调。其中制造时引入的电容失配误差对ADC的性能影响最大。传统的解决方式譬如增大电容面积会严重增加设计面积或者降低设计性能。因此我们在分段电容设计的基础上选择使用数字校准的方法在不影响模拟电路设计的同时减小甚至消除比较器失调以及电容失配所引入的误差。数字校准电路的设计因为要实现大量的加减运算，一般需要多个加法器，如何充分利用算法之间的相对关系，用较少的加法器实现最终的数字校准算法成为了设计的关键。
技术实现思路
本专利技术所要解决的技术问题是提供一种逐次逼近型模数转换器的数字自校准电路，能提高转换效率和...
【技术保护点】
一种逐次逼近型模数转换器的数字自校准电路，其特征在于：逐次逼近型模数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路；所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并通过所述比较器输出每位转换的位数据；数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中；模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转...
【技术特征摘要】
1.一种逐次逼近型模数转换器的数字自校准电路，其特征在于：逐次逼近型模
数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路；
所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并
通过所述比较器输出每位转换的位数据；
数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进
行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比
较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和
所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中；
模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转
换完成，令第k位为所述权重电容阵列的最高位到最低位之间的进行模数转换对应的
位，模数转换过程中所述控制逻辑电路对所述权重电容阵列进行控制的控制码的设置
步骤为：
令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于
最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出
值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定
的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出
所述第k位位数据之前，所述控制逻辑电路根据第k位控制码、第k位位数据的两种
预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供
选择的第k-1位控制码。
2.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：
模数转换过程中，当第k位为最高位时，第k位控制码以及两种供选择的第k-1位控
制码由所述控制逻辑电路输入提供，根据给定的第k位控制码对所述校准电容阵列进
行控制并计算出第k位位数据；
当第k位为第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第
k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制
码对所述校准电容阵列进行控制并计算出第k位位数据。
3.如权利要求1或2所述的逐次逼近型模数转换器的数字自校准电路，其特征
在于：所述控制逻辑电路包括多个加法器，当第k位小于最高位且大于第n位时，所
\t述加法器用于在进行第k位模数转换的同时计算出两种供选择的第k-1位控制码。
4.如权利要求3所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：
所述加法器的数量为3个；
当第k位为次高位时，第一个加法器的第一输入端连接第k位控制码，所述第一
个加法器的第二输入端输入第k-1位校准码和第k-1位校准码的差值且该差值由所述
控制逻辑电路提供，所述第一个加法器的输出端输出两个输入端的和并作为第一种供
选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个
加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入
端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别
连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码
的差值；
当第k位小于次高位且大于第n+2位时，所述第一个加法器的第一输入端连接第
k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第
一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第
二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第
k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择
的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和
第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；
当第k位为第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所
述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输
出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第
一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，
所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制
码；
当第k位为第n+1位时，所述第一个加法器的第一输入端连接第k位控制码，所
述第一个加法器的第二输入端连接第k位校准码，所述第一个加法器的输出端输出两
个输入端的差并作为第一种供选择的第k-1位控制码；以所述第k位控制码作为第二
种供选择的第k-1位控制码。
5.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：
\t逐次逼近型模数转换器的权重电容阵列包括第一电容阵列和第二电容阵列；
所述第一电容阵列的输出端连接到所述比较器的第一输入端且通过一切换开关
连接到共模电平，所述第二电容阵列的输出端连接到所述比较器的第二输入端且通过
一切换开关连接到共模电平，所述比较器的第一输入端和第二输入端为互为反相的输
入端，由所述第一电容阵列和所述第二电容阵列组成伪差分电容阵列；
所述第一电容阵列包括第一段子电容阵列和一个以上的低位段子电容阵列，所述
第一段子电容阵列为位数比各所述低位段子电容阵列都高；
所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，
所述第二电容阵列的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二
电容阵列的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容
大小相等并组成差分权重位电容；所述第二电容阵列的最低位电容和次低位电容大小
相等；
模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差
分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所
述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所
述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接地；当所述最低位差
分权重位码值为0时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容
都接参考电压；
所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段
子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换；
所述校准电容阵列包括多位电容,所述校准电容阵列的输出端和所述第二电容阵
列的输出端通过耦合电容连接。
6.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：
所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端，所述电容
正相端为所述第一电容阵列的输出端，所述第一段子电容阵列的各位...
【专利技术属性】
技术研发人员：尹涛，张斌，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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