本发明专利技术的实施方式提供一种能够提高耐压及降低损失的半导体装置。实施方式的半导体装置包括：第二导电型的第二半导体层，选择性地设置在第一导电型的第一半导体层上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；及控制电极，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间。而且，还包括半导体区域，所述半导体区域隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。
【技术实现步骤摘要】
【专利说明】半导体装置本申请案享受以日本专利申请2014-165984号(申请日:2014年8月18日)为基础申请案的优先权。本申请案以参考该基础申请案的方式包含基础申请案的所有内容。
实施方式涉及一种半导体装置。
技术介绍
用于开关的半导体装置也被称为功率半导体装置等，被利用于车载或智能电网(smart grid)等各种用途。而且，要求功率半导体装置具有高耐压特性及低损失性(低正向电压Vf)或高速性(开关速度的高速化)等。例如，具有沟槽栅极构造的IEGT(Inject1nEnhanced Gate Transistor，电子注入增强栅极晶体管)适于要求高耐压及高速性的用途。IEGT中有包含P型浮动层者，该P型浮动层配置在沟槽间，使空穴电流密度提高。浮动层促进载流子的积存，实现低损失性。因此，浮动层优选比栅极电极更深地形成。然而，如果使浮动层的P型杂质较深地扩散，那么有浮动层越过栅极电极而与基极层相连，使IEGT的特性劣化的情况。
技术实现思路
本专利技术的实施方式提供一种能够提高耐压及降低损失的半导体装置。实施方式的半导体装置包括:第一导电型的第一半导体层；第二导电型的第二半导体层，选择性地设置在所述第一半导体层上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；及控制电极，从所述第三半导体层侧到达所述第一半导体层中，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间。而且，还包括半导体区域，该半导体区域隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。【附图说明】图1是表示实施方式的半导体装置的示意剖视图。图2(a)?(c)是表示实施方式的半导体装置的制造过程的示意剖视图。图3(a)、(b)是表示继图2之后的制造过程的示意剖视图。图4(a)、(b)是表示实施方式的半导体装置的特性的示意图。图5是表示比较例的半导体装置的示意剖视图。图6(a)、(b)是表示比较例的半导体装置的特性的示意图。【具体实施方式】以下，一面参照附图一面对实施方式进行说明。对于附图中的相同部分标注相同编号并适当省略其详细说明，而对不同部分进行说明。另外，附图为示意性或概念性，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实相同。而且，即便在表示相同部分的情形时，也有根据附图而将彼此的尺寸或比率不同地表示的情况。此外，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有以Z方向为上方、其相反方向为下方而进行说明的情况。图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1例如为IEGT。以下，将第一导电型设为N型、第二导电型设为P型而进行说明，但并不限定于此。也可将第一导电型设为P型、第二导电型设为N型。半导体装置1包括第一半导体层(以下，称为N型基极层10)、第二半导体层(以下，称为P型基极层20)、及第三半导体层(以下，称为N型射极层30)。P型基极层20选择性地设置在N型基极层10上。N型射极层30设置在P型基极层20上。半导体装置1还包括至少一个控制电极(以下，称为栅极电极40)及绝缘膜43。栅极电极40从N型射极层30侧延伸到N型基极层10中。栅极电极40隔着绝缘膜43而与P型基极层20及N型射极层相邻。而且，栅极电极40隔着绝缘膜43而与N型基极层10相邻。此例中，多个栅极电极40沿X方向排列配置。而且，栅极电极40分别沿Y方向延伸。多个栅极电极40也可利用未图不的部分相连。此外，多个栅极电极40也可利用未图示的栅极配线而电连接。P型基极层20及N型射极层30设置在X方向上相邻的两个栅极电极40之间。半导体装置1还包括第四半导体层(以下，称为P型浮动层50)及半导体区域60。P型浮动层50设置在栅极电极40的与P型基极层20相反的一侧。S卩，在沿X方向排列的多个栅极电极40之间，P型基极层20及p型浮动层50沿X方向交替配置。P型浮动层50在相邻的栅极电极40之间设置在N型基极层10上。半导体区域60设置在隔着绝缘膜43而与栅极电极40的底部相接的N型基极层10中的区域40e与P型浮动层50之间。半导体区域60在N型基极层10或P型浮动层50的至少任一者中包含至少一种电惰性的元素。半导体区域60也可跨及N型基极层10中与P型浮动层50中的两者的区域而形成。半导体区域60包含例如碳、氮、氟中的至少一种元素。半导体装置1还包括第五半导体层(以下，称为P型集极层70)、层间绝缘膜45、第一电极(以下，称为射极电极80)、及第二电极(以下，称为集极电极90)。P型集极层70设置在N型基极层10的与P型基极层20相反的一侧。P型集极层70例如与N型基极层10相接。层间绝缘膜45以覆盖栅极电极40及P型浮动层50的方式形成。层间绝缘膜45在N型射极层30的正上方具有开口 47。射极电极80隔着层间绝缘膜45而覆盖栅极电极40与P型浮动层50。而且，射极电极80覆盖N型射极层30，且经由开口 47而电连接于N型射极层30。集极电极90设置在P型集极层70的与N型基极层10相反的一侧。集极电极90电连接于P型集极层70。这里，P型浮动层50比栅极电极40更深地形成。即，P型浮动层50的底部50e与P型集极层70的距离山短于栅极电极40的底部与P型集极层70的距离d2。另外，P型浮动层50未电连接于射极电极80、集极电极90及栅极电极40的任一者。接下来，参照图2 (a)?图2 (c)、图3 (a)及图3 (b)对半导体装置1的制造方法进行说明。图2(a)?图3(b)是表示半导体装置1的制造过程的示意剖视图。如图2(a)所示，准备N型基极层10。N型基极层10例如既可为设置在硅衬底上的N型硅层，也可为N型硅衬底。其次，在N型基极层10的表面10a侧，分别注入P型杂质，例如硼(Bn)及中性杂质，例如碳(C12)。这里，所谓中性杂质是指例如在N型基极层10中电惰性的杂质元素。即，中性杂质是不产生电子或空穴，而为电中性的杂质元素。在N型基极层10为硅层的情形时，中性杂质例如为碳、氮、氟等。P型杂质例如离子注入至在后续步骤(参照图2(c))中形成的X方向上相邻的两个栅极电极40的中央的区域103。关于P型杂质(Bn)的离子注入条件，例如注入能量为130keV，剂量为 7 X 1014cm 2。中性杂质例如离子注入至在后续步骤(参照图2(c))中形成栅极电极40的区域与区域103之间的区域105。区域105优选形成在形成栅极电极40的区域附近。区域105例如形成在距后续步骤中形成的栅极沟槽41的侧面为1 μπι的位置。区域105的X方向的宽度例如为1 ym。区域105例如形成在比区域103更深的位置。例如，如果将栅极沟槽41的深度设为5.5 μm，那么中性杂质以其浓度分布的峰值位于4?6 μπι的深度的方式进行离子注入。例如，将碳C12在注入能量为1200 keV、剂量为IX 10 13cm 2的条件下进行离子注入。然后，通过对N型基极层10进行热处理，本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于包括：第一导电型的第一半导体层；第二导电型的第二半导体层，选择性地设置在所述第一半导体层上；第一导电型的第三半导体层，设置在所述第二半导体层上；第二导电型的第四半导体层，选择性地设置在所述第一半导体层上；控制电极，从所述第三半导体层侧到达所述第一半导体层中，隔着绝缘膜而与所述第二半导体层及所述第三半导体层相邻，且位于所述第二半导体层与所述第四半导体层之间；及半导体区域，隔着所述绝缘膜而与所述控制电极的底部相邻，并设置于所述第一半导体层中或所述第四半导体层中的至少任一者中，且包含至少一种电惰性的元素。
【技术特征摘要】
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【专利技术属性】
技术研发人员：西川幸江，赤池康彦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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