静电保护电路制造技术

本发明专利技术公开了一种静电保护电路，静电保护电路包括P型LDMOS器件，P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅；在体区中形成有由P+区组成的源区和由N+区组成的体区引出区；在漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区；源区和体区引出区都连接到静电进入端，多晶硅栅、漏端P+扩散区和漏端N+扩散区都接地。本发明专利技术通过在P型LDMOS器件的漂移区增加一个N+区，能够在静电泄放过程中形成寄生PNP和NPN三极管组成的正反馈结构，从而能够提高泄流能力，同时能降低骤回电压并实现骤回电压的灵活调节以及能使触发电压保持不变。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，特别是涉及一种静电保护电路。
技术介绍
如图1所示，是静电保护电路的应用电路图；静电保护电路102设置在输入输出焊垫101和地之间，当输入输出焊垫101中出现静电时静电保护电路102被触发并对静电进行泄放，从而实现对内部电路103的保护。如图2所示，是现有静电保护电路的剖面结构示意图；图2所示电路采用高压PLDMOS结构，在P型半导体衬底如硅衬底201上形成有N型埋层202，在N型埋层202中形成有由高压N阱组成的体区203和由高压P阱组成的漂移区204，栅介质层如栅氧化层206和多晶硅栅207覆盖在体区203表面并延伸到漂移区204表面。形成于体区203中的P+区组成的源区208和多晶硅栅207的第一侧面自对准，形成于体区203中的P+区组成体区引出区210，源区208和体区引出区210之间隔离有场氧化层205。在漂移区204中形成有由P+区组成的漏端P+扩散区209，漏端P+扩散区209和多晶硅栅207之间相隔一定距离且隔离有一个场氧化层205。源区208、体区引出区210和多晶硅栅都连接到静电进入端，漏端P+扩散区209连接到地。在静电发生下，静电释放(ESD)的正电荷从输入输出焊垫101进入静电保护电路102的源区208和高压N阱即体区203后，抬高高压N阱203的电位，由体区203和漂移区204组成的PN结发生雪崩击穿，击穿电流通过高压P阱即漂移区204中接地的P+扩散区即漏端P+扩散区209引出，同时降低高压N阱203的电位，导致此结构中的寄生三极管PNP导通。该三极管是由源区208、体区203和漂移区204组成的横向三极管,这种横向三极管的骤回电压很高，泄流能力较低。
技术实现思路
本专利技术所要解决的技术问题是提供一种静电保护电路，能提高泄流能力，能灵活调节骤回电压。为解决上述技术问题，本专利技术提供的静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅。所述体区和所述漂移区都被N型轻掺杂的埋层包围，所述埋层的掺杂浓度小于所述体区的掺杂浓度，所述体区和所述漂移区直接横向接触或通过所述埋层的掺杂区域实现横向接触。由所述栅介质层和所述多晶硅栅叠加形成栅极结构，所述多晶硅栅覆盖部分所述体区表面且所述多晶硅栅的第二侧面横向延伸到所述漂移区表面。在所述体区中形成有由P+区组成的源区和由N+区组成的体区引出区，所述源区和所述多晶硅栅的第一侧面自对准，所述体区引出区在横向上比所述源区更加远离所述多晶硅栅的第一侧面。在所述漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区，所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔一定距离，在横向上所述漏端P+扩散区和所述多晶硅栅的第二侧面相隔的距离大于等于所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔的距离。所述源区和所述体区引出区都连接到静电进入端，所述多晶硅栅、所述漏端P+扩散区和所述漏端N+扩散区都接地。在静电进入端产生静电时，静电电压大于使所述体区和所述漂移区的PN结雪崩击穿的触发电压时所述体区和所述漂移区的PN结产生雪崩击穿，之后所述体区电压降低使由所述源区、所述体区和所述漂移区组成的寄生PNP三极管导通；所述PNP三极管导通后所述漂移区的电压升高到大于等于使所述漂移区和所述漏端N+扩散区的PN结正向导通的正偏电压后使由所述体区、所述漂移区和所述漏端N+扩散区组成的寄生NPN三极管导通，导通的所述寄生PNP三极管和所述寄生NPN三极管形成正反馈以提高泄流能力。进一步的改进是，所述埋层形成于P型半导体衬底上。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，所述体区由高压N阱组成，所述漂移区由高压P阱组成。进一步的改进是，所述源区和所述体区引出区直接横向接触或隔离有场氧化层。进一步的改进是，所述漏端P+扩散区和所述漏端N+扩散区直接横向接触或隔离有场氧化层。进一步的改进是，在俯视面上，所述漏端N+扩散区和所述漏端P+扩散区的面积大小比例为1:10到1之间。进一步的改进是，在俯视面上，所述漏端P+扩散区由一个以上的条状结构的P+区组成，所述漏端N+扩散区由一个以上的条状结构的N+区组成，所述漏端P+扩散区的各条P+区和所述漏端N+扩散区的各条N+区平行相间交替排列。进一步的改进是，所述静电保护电路由一个所述P型LDMOS器件形成或由2个以上的所述P型LDMOS器件并联形成。本专利技术通过在P型LDMOS器件的漂移区增加一个N+区，该N+区和P型掺杂的漂移区组成的PN结能够在静电产生并触发寄生PNP三极管导通时得到正向偏置而导通一个能和寄生PNP三极管形成正反馈的寄生NPN三极管，正反馈能够使得寄生PNP三极管和寄生NPN三极管的电流互相放大，从而能够提高泄流能力，同时能降低骤回电压以及能使触发电压保持不变。本专利技术通过调节漏端N+扩散区和所述漏端P+扩散区的面积大小比例，能灵活调节寄生NPN三极管的发射极大小和基极电阻，从而能调节寄生NPN三极管的电流放大倍率(Beta)，而骤回电压和电流放大倍率的改变成反比，漏端N+扩散区和所述漏端P+扩散区的面积大小比例越大、电流放大倍率会越大、骤回电压会越小，所以本专利技术通过漏端N+扩散区和所述漏端P+扩散区的面积大小比例的调整能灵活调节骤回电压。另外，本专利技术通过将漏端P+扩散区设置为由一个以上的条状结构的P+区组成，将漏端N+扩散区设置为由一个以上的条状结构的N+区组成，且将漏端P+扩散区的各条P+区和漏端N+扩散区的各条N+区平行相间交替排列，通过对各条状结构的尺寸设置就能实现对漏端N+扩散区和所述漏端P+扩散区的面积大小比例的调节，能更有效的调节骤回电压。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明：图1是静电保护电路的应用电路图；图2是现有静电保护电路的剖面结构示意图；图3是本专利技术实施例静电保护电路的剖面结构示意图；图4是本专利技术实施例静电保护电路的平面版图。具体实施方式如图3所示，是本专利技术实施例静电保护电路的剖面结构示意图；对应于图4所示的平面版图中沿AA虚线处的剖面图。本专利技术实施例静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区3，P型轻掺杂的漂移区4，栅介质层如栅氧化层6，多晶硅栅7。所述体区3和所述漂移区4都被N型轻掺杂的埋层2包围，所述本文档来自技高网...

【技术保护点】
一种静电保护电路，其特征在于，静电保护电路包括P型LDMOS器件，所述P型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅；所述体区和所述漂移区都被N型轻掺杂的埋层包围，所述埋层的掺杂浓度小于所述体区的掺杂浓度，所述体区和所述漂移区直接横向接触或通过所述埋层的掺杂区域实现横向接触；由所述栅介质层和所述多晶硅栅叠加形成栅极结构，所述多晶硅栅覆盖部分所述体区表面且所述多晶硅栅的第二侧面横向延伸到所述漂移区表面；在所述体区中形成有由P+区组成的源区和由N+区组成的体区引出区，所述源区和所述多晶硅栅的第一侧面自对准，所述体区引出区在横向上比所述源区更加远离所述多晶硅栅的第一侧面；在所述漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散区，所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔一定距离，在横向上所述漏端P+扩散区和所述多晶硅栅的第二侧面相隔的距离大于等于所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔的距离；所述源区和所述体区引出区都连接到静电进入端，所述多晶硅栅、所述漏端P+扩散区和所述漏端N+扩散区都接地；在静电进入端产生静电时，静电电压大于使所述体区和所述漂移区的PN结雪崩击穿的触发电压时所述体区和所述漂移区的PN结产生雪崩击穿，之后所述体区电压降低使由所述源区、所述体区和所述漂移区组成的寄生PNP三极管导通；所述PNP三极管导通后所述漂移区的电压升高到大于等于使所述漂移区和所述漏端N+扩散区的PN结正向导通的正偏电压后使由所述体区、所述漂移区和所述漏端N+扩散区组成的寄生NPN三极管导通，导通的所述寄生PNP三极管和所述寄生NPN三极管形成正反馈以提高泄流能力。...

【技术特征摘要】
1.一种静电保护电路，其特征在于，静电保护电路包括P型LDMOS器件，所述P
型LDMOS器件包括：N型轻掺杂的体区，P型轻掺杂的漂移区，栅介质层，多晶硅栅；
所述体区和所述漂移区都被N型轻掺杂的埋层包围，所述埋层的掺杂浓度小于所
述体区的掺杂浓度，所述体区和所述漂移区直接横向接触或通过所述埋层的掺杂区域
实现横向接触；
由所述栅介质层和所述多晶硅栅叠加形成栅极结构，所述多晶硅栅覆盖部分所述
体区表面且所述多晶硅栅的第二侧面横向延伸到所述漂移区表面；
在所述体区中形成有由P+区组成的源区和由N+区组成的体区引出区，所述源区
和所述多晶硅栅的第一侧面自对准，所述体区引出区在横向上比所述源区更加远离所
述多晶硅栅的第一侧面；
在所述漂移区中形成有由P+区组成的漏端P+扩散区和由N+区组成的漏端N+扩散
区，所述漏端N+扩散区和所述多晶硅栅的第二侧面相隔一定距离，在横向上所述漏端
P+扩散区和所述多晶硅栅的第二侧面相隔的距离大于等于所述漏端N+扩散区和所述
多晶硅栅的第二侧面相隔的距离；
所述源区和所述体区引出区都连接到静电进入端，所述多晶硅栅、所述漏端P+
扩散区和所述漏端N+扩散区都接地；
在静电进入端产生静电时，静电电压大于使所述体区和所述漂移区的PN结雪崩
击穿的触发电压时所述体区和所述漂移区的PN结产生雪崩击穿，之后所述体区电压
降低使由所述源区、所述体区和所述漂移区组成的寄生PNP三极管导通；所述PNP三
极管导通后所述漂移区的电压升...

【专利技术属性】
技术研发人员：苏庆，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31