一种半导体器件及其制造方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成高k介电层、覆盖层、牺牲栅电极层和图案化的硬掩膜层；以所述硬掩膜层为掩膜，蚀刻去除部分牺牲栅电极层；在所述硬掩膜层和剩余的牺牲栅电极层的侧壁上形成侧墙；去除未被所述硬掩膜层和所述侧墙所遮蔽的牺牲栅电极层，露出下方的覆盖层；蚀刻露出的覆盖层及其下方的高k介电层，直至露出半导体衬底；去除所述侧墙，在半导体衬底上形成伪栅极结构。根据本发明专利技术，可以有效改善后续实施的金属栅填充的间隙填充效果，避免在填充的金属栅中形成空隙。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子 目.ο
技术介绍
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括:首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunct1n metal layer)、阻挡层(barrier layer)和浸润层(wetting layer);最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。在去除牺牲栅电极层之后，通常采用沉积工艺在留下的沟槽内形成上述各层材料，包括原子层沉积(ALD)、化学气相沉积(CVD)和物理气相沉积(PVD)等。其中，前两种沉积工艺可以在所述沟槽的底部和侧壁形成很好的共形覆盖层，但是随着沉积层数的增加，使得所述沟本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成高k介电层、覆盖层、牺牲栅电极层和图案化的硬掩膜层；以所述硬掩膜层为掩膜，蚀刻去除部分所述牺牲栅电极层；在所述硬掩膜层和剩余的所述牺牲栅电极层的侧壁上形成侧墙；去除未被所述硬掩膜层和所述侧墙所遮蔽的牺牲栅电极层，露出下方的所述覆盖层；蚀刻所述露出的覆盖层及其下方的所述高k介电层，直至露出所述半导体衬底；去除所述侧墙，在所述半导体衬底上形成伪栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31