一种通用型微变形中频信标机制造技术

本发明专利技术公开一种通用型微变形中频信标机。系统由时钟1，时钟分配器2、FPGA芯片3及其外围电路，n片AD9959芯片51、52、5n以及n个带通滤波器组61、62、6n等构成。时钟1经时钟分配器3送给每片AD9959芯片的参考时钟输入脚，FPGA芯片3包括多路伪码生成电路31、多路正弦波生成电路32、控制逻辑电路33以及串行通信接口电路34等，控制逻辑电路33读取扩频码信号或者正弦波信号，通过串行通信接口电路配置每片AD9959芯片的频率控制字、幅度控制字、相位控制字，从而生成两种微变形信标机信号：(1)中频载波相同但调制有彼此正交的伪码信号；(2)中频载波相同但调制有不同频率的低频正弦波信号。

【技术实现步骤摘要】

本专利技术属于测量仪器领域，特别是设及一种通用型微变形中频信标机。
技术介绍
专利"一种大型建筑物的变形遥测技术"（专利申请号200810069777. 8)和专利 "一种多点位移同时测量方法"（专利申请号201510201199. 9)提出了两种变形遥测方法。 专利1中，各信标机信号为扩频调制信号，即各信标机的载波是相同的，但分别调制有不同 的彼此正交的伪随机码，专利2中，各信标机信号为抑制载波双边带调幅信号，即各信标机 的载波是相同的，但分别调制有不同频率的正弦波信号。信号调制可W在射频处实现，也可 W先在中频处实现，然后再上变频到射频。第2种实现方式与第1种实现方式相比，可W充 分利用已有的阵列雷达发射信道（每路中频输入信号与公共射频本振混频，经过带通滤波 和功率放大后，送往每个发射天线），具有研制周期短，开发成本低等优点。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种通用型微变形中频信标机，通过FPGA巧片 来控制多片DDS巧片AD9959,来生成多路微变形中频调制信号，各路信号载波同频同相，调 制方式为扩频调制或者抑制载波双边带调制。 为达到上述目的，本专利技术提供如下技术方案： 系统由时钟、时钟分配器、FPGA巧片及其外围电路、多片AD9959巧片W及多个带 通通滤波器组BPF等构成。时钟1为有源晶振，经时钟分配器送给每片AD9959巧片的参 考时钟输入脚，AD9959巧片内部各通道之间的同步由巧片本身特性确定，主AD9959巧片 的SYNC_0UT输出脚与从AD9959巧片的SYNC_IN输入脚相连，实现片间各通道之间的同步。 时钟2为有源晶振，送给FPGA巧片的时钟输入脚。FPGA巧片为主控巧片，其通用10 口与 AD9959巧片的串行输入总线接口相连，FPGA巧片内部电路包括多路正交伪码生成电路、多 路正弦波生成电路、控制逻辑电路、W及串行通信接口电路等。根据工作模式需要，可分别 生成两种微变形信标机信号；（1)中频载波相同，但调制有彼此正交的伪码信号；（2)中频 载波相同，但调制有不同频率的低频正弦波信号。 本专利技术的有益效果在于；（1)使用一种硬件平台实现了两种类型的信标机；（2)可 配置能力强，多种参数可调。【附图说明】 为了使本专利技术的目的、技术方案和有益效果更加清楚，本专利技术提供如下附图进行 说明： 图1为通用型微变形中频信标机电路结构框图； 图2为通用型微变形中频信标机电路工作流程图；【具体实施方式】 下面将结合附图，对本专利技术的优选实施例进行详细的描述。 图1为通用型微变形中频信标机电路结构框图，如图所示，系统由时钟1、时钟分 配器2、FPGA巧片3及其外围电路4、n片AD9959巧片51、52、5nW及n个带通滤波器组61、 62、6n等构成。时钟1为25MHz高稳定度的有源晶振，时钟分配器2用于产生多个时钟1的 拷贝，时钟1经时钟分配器2送给每片AD9959巧片的参考时钟输入脚。AD9959巧片内部 各通道之间的同步由巧片本身特性确定，主AD9959巧片的SYNC_0UT输出脚与从AD9959巧 片的SYNC_IN输入脚相连，实现片间各通道之间的同步。FPGA巧片3包括多路伪码生成电 路31、多路正弦波生成电路32、控制逻辑电路33W及串行通信接口电路34等。多路伪码 生成电路用于产生多路正交的伪码信号，多路正弦波生成电路用于产生多路低频正弦波信 号，控制逻辑电路33用于读取扩频码信号或者正弦波信号，通过串行通信接口电路34配置 每片AD9959巧片的频率控制字、幅度控制字、相位控制字，从而生成两种微变形信标机信 号；（1)中频载波相同但调制有彼此正交的伪码信号；（2)中频载波相同但调制有不同频率 的低频正弦波信号。每片AD9959巧片的输出经过带通滤波器组61、62、6n滤波后输出。 图2为通用型微变形中频信标机电路工作流程图，如图所示，系统工作流程包括 W下步骤：步骤S1，系统上电复位； 步骤s2,AD9959初始化设置； 在该一阶段主要完成对每片AD9959的初始化操作；（1) 10 口的初始化；（2)寄存 器的初始化。10 口的初始化主要包括将片选脚巧置为高电平，串行时钟脚SCLK，串行数 据脚SDI0_0,SDW_1，SDW_2,SDW_3设置为低电平（其中SDI0_0为专用的串行数据管 脚），I0_UPDATE设置为0。寄存器的初始化主要包括；（1)功能寄存器1的初始化，设置 FR1 = 1，FR2 = 1，使能自动同步模式，且设置第1片AD9959工作于 主控模式；设置其它AD9959巧片的FR2 = 1，FR2 =0,使能自动同步模式，使它们工 作于从机模式。 步骤S3,模式选择 在该一步，选择信标机工作模式，有两种工作模式选择，扩频模式s4和调幅模式 s5〇 步骤s4,扩频调制信号生成过程 该一步骤的详细操作过程如下： 步骤s41，写频率控制字，具体如下；向通道选择寄存器CSR写入通道号，然后向频 率控制寄存器CFTW0写入频率控制字，完成每个巧片4个通道的载波频率设置。 步骤s42,写幅度控制字，具体如下；向通道选择寄存器CSR写入通道号，然后向频 率控制寄存器ACR写入幅度控制字。FPGA输出I0_UPDATE脉冲信号更新寄存器的值。 步骤s43,读扩频码，具体如下；生成多路正交伪随机码信号，控制逻辑电路读取 该些信号； 步骤s44,写相位控制字，具体如下；向通道选择寄存器CSR写入通道号，若读取的 信号电平为0,则向相位控制字寄存器CP0W0写入相位0度，若读取的信号电平为1，则向相 位控制字寄存器CPOWO写入相位180度。FPGA输出IO_UPDATE脉冲信号更新寄存器的值。 步骤s45,停止，具体如下；若执行停止操作，则暂停扩频调制信号电路工作并转 到步骤s6退出；若不执行停止操作，则继续周期性地读取扩频码s43,写相位控制字s44,生 成扩频调制信号。步骤巧，抑制载波双边带调幅信号生成 该一步骤的详细操作过程如下： 步骤巧1，写频率控制字，具体如下；向通道选择寄存器CSR写入通道号，然后向频 率控制寄存器CFTW0写入频率控制字，完成每个巧片4个通道的载波频率设置，FPGA输出 I0_UPDATE脉冲信号更新寄存器的值。[002引步骤巧2,读正弦波信号，具体如下；生成多路正弦波信号，控制逻辑电路读取该 些信号； 步骤巧3,写相位控制字，具体如下；向通道选择寄存器CSR写入通道号，若读取的 信号电平大于等于0,则向相位控制字寄存器CP0W0写入相位0度，若读取的信号电平小于 0,则向相位控制字寄存器CP0W0写入相位180度。 步骤巧4,写幅度控制字，具体如下；向通道选择寄存器CSR写入通道号，将读取的 信号取绝对值，然后向幅度控制寄存器ACR写入绝对值。FPGA输出I0_UPDATE脉冲信号更 新寄存器的值； 步骤巧5,停止，具体如下；若执行停止操作，则暂停扩频调制信号电路工作并转 到步骤s6退出，若不执行停止操作，则继续周期性地读取正弦波信号巧2,写相位控制字 巧3,写幅度控制字巧4,生成抑制载波双边带调幅信号。 步骤s6，退出，系统停止工作。 最后说明的是，W上优选实施例仅用W说明本专利技术的技术方案而非限制，尽管本文档来自技高网...

【技术保护点】
一种通用型微变形中频信标机，其特征在于：系统由时钟1、时钟分配器2、FPGA芯片3及其外围电路4、n片AD9959芯片51、52、5n以及n个带通滤波器组61、62、6n等构成。时钟1经时钟分配器2送给每片AD9959芯片的参考时钟输入脚，FPGA芯片3包括多路伪码生成电路31、多路正弦波生成电路32、控制逻辑电路33以及串行通信接口电路34等，控制逻辑电路33读取扩频码信号或者正弦波信号，通过串行通信接口电路配置每片AD9959芯片的频率控制字、幅度控制字、相位控制字，从而生成两种微变形信标机信号：(1)中频载波相同但调制有彼此正交的伪码信号；(2)中频载波相同但调制有不同频率的低频正弦波信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：王韬，沈亦豪，蔡莹卓，高瞻，谢芝茂，杨力生，曹海林，覃大伟，徐建，
申请(专利权)人：重庆大学，
类型：发明
国别省市：重庆;85