移位寄存器及其驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器包括：信号输入单元、上拉节点升压单元、上拉节点降压单元、下拉节点升压单元、下拉节点降压单元、上拉单元和下拉单元。本发明专利技术提供的该移位寄存器只需通过改变信号端输出高电平输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号、电路结构、相关生产工艺等因素的改变，从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

【技术实现步骤摘要】
移位寄存器及其驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示
，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
技术介绍
在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动电路(SourceDriver)、栅极驱动电路(GateDriver)及液晶显示屏等。其中，液晶显示屏中具有像素阵列，而栅极驱动电路用以依序开启像素阵列中对应的像素行，以将数据驱动电路输出的像素数据传输至像素，进而显示待显图像。目前，栅极驱动电路多被集成于液晶显示屏内部以实现液晶显示器件的窄边框设计和节省IC成本。随着科学技术的发展和消费者对高画质的需求，显示屏在朝着大尺寸、高分辨率和高的帧扫描频率的方向发展。然而，显示屏尺寸的增加会发生电阻电容的延迟问题，从而使得LCD在关机时在画面中会出现残影现象。而分辨率的提高和帧扫描频率的增加则会使得扫描每一像素行的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选像素行的全部充电。目前，一般使用预充电技术来解决大尺寸显示屏电阻电容的延迟问题和实现对高分辨率和高帧扫描频率显示屏的完全充电。但是，这需要使用多个时钟控制器，并且如果相邻两像素行之间的充电时间不同，导致所需的时序控制也可能不同，并且栅极驱动电路中移位寄存器的级联关系也不同。从而导致栅极驱动技术在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度增加，生产成本增高，使得该产品不具备竞争力。
技术实现思路
本专利技术提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，用于解决现有的栅极驱动电路在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度大、生产成本高的问题。为实现上述目的，本专利技术提供了一种移位寄存器，包括：与上拉节点、输入信号端、复位信号端、第一时钟信号端、低电平电源端相连接的信号输入单元，用于将第一时钟信号端的信号输出至所述上拉节点；与所述上拉节点和所述复位信号端相连接的上拉节点升压单元，用于将所述上拉节点的电压上拉至高电平；与下拉节点、所述输入信号端和所述低电平电源端相连接的下拉节点降压单元，用于将所述下拉节点的电压下拉至低电平；与所述下拉节点、所述输入信号端、所述复位信号端、所述第一时钟信号端、所述低电平电源端和高电平电源端相连接的下拉节点升压单元，用于将所述下拉节点的电压上拉至高电平；与所述上拉节点、所述下拉节点、低电平电源端相连接上拉节点降压单元，用于将所述上拉节点的电压下拉至低电平；与所述上拉节点、所述高电平电源端和输出信号端相连接的上拉单元，用于在所述上拉节点处于高电平时向所述输出信号端输出高电平的输出信号；与所述下拉节点、所述低电平电源端和所述输出信号端相连接的下拉单元，用于在所述下拉节点处于高电平时向所述输出信号端输出低电平的输出信号；所述上拉节点升压单元、所述上拉节点降压单元和上拉单元相交于所述上拉节点，所述下拉节点升压单元、所述下拉节点降压单元和下拉单元相交于所述下拉节点。可选地，所述信号输入单元包括：第一负载子单元、第二晶体管和第三晶体管；所述第一负载子单元的一端与所述输入信号端连接，所述第一负载子单元的另一端与所述第二晶体管的控制极和所述第三晶体管的第二极连接；所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述上拉节点连接；所述第三晶体管的控制极与所述复位信号端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接。可选地，所述第一负载子单元包括：第一晶体管；所述第一晶体管的控制极与所述第一晶体管的第一极和所述输入信号端连接，所述第一晶体管的第二极与所述第二晶体管的控制极和所述第三晶体管的第二极连接。可选地，所述上拉节点升压单元包括：电容；所述电容的第一端与所述复位信号端连接，所述电容的第二端与所述上拉节点连接。可选地，所述下拉节点降压单元包括：第十晶体管；所述第十晶体管的控制极与所述输入信号端连接，所述第十晶体管的第一极与所述低电平电源端连接，所述第十晶体管的第二极与所述下拉节点连接。可选地，所述下拉节点升压单元包括：第二负载子单元、第五晶体管、第六晶体管、第七晶体管、第九晶体管、第十一晶体管、第三负载子单元、第十三晶体管和第十四晶体管；第二负载子单元的一端与所述高电平电源端连接，所述第二负载子单元的另一端与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接；所述第五晶体管的控制极与所述输入信号端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的控制极连接；所述第六晶体管的第一极与所述复位信号端连接，所述第五晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；所述第七晶体管的控制极与所述输入信号端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；所述第十一晶体管的控制极与所述输入信号端连接，所述第十一晶体管的第二极与所述第十四晶体管的控制极连接；所述第三负载子单元的一端与所述高电平电源端连接，所述第三负载子单元的另一端与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接；所述第十三晶体管的第一极与所述低电平电源端连接，所述第十三晶体管的第二极与所述第十四晶体管的控制极连接；所述第十四晶体管的第一极与第二时钟信号端或所述高电平电源端连接，所述第十四晶体管的第二极与所述下拉节点连接；其中，当所述第十四晶体管的第一极与所述第二时钟信号端连接时，所述第二时钟信号端输入的信号与所述第一时钟信号端输入的信号相反。可选地，所述第二负载子单元包括：第四晶体管；所述第四晶体管的控制极与所述第四晶体管的第一极和所述高电平电源端连接，所述第四晶体管的第二极与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接。可选地，所述第三负载子单元包括：第十二晶体管；所述第十二晶体管的控制极与所述第十二晶体管的第一极和所述高电平电源端连接，所述第十二晶体管的第二极与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接。可选地，所述上拉节点降压单元包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述低电平电源端连接，所述第八晶体管的第二极与所述上拉节点连接。可选地，所述上拉单元包括：第十五晶体管；所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述高电平电源端连接，所述第十五晶体管的第二极与所述输出信号端连接。可选地，所述下拉单元包括：第十六晶体管；所述第十六晶体管的控制极与所述下拉节点连接，所述第十六晶体管的第一极与所述低电平电源端连接，所述第十六晶体管的第二极与所述输出信号端连接。可选地，所有晶体管均为N型晶体管。为实现上述目的，本专利技术还提供了一种栅极驱动电路，包括级联的多个上述的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括：与上拉节点、输入信号端、复位信号端、第一时钟信号端、低电平电源端相连接的信号输入单元，用于将第一时钟信号端的信号输出至所述上拉节点；与所述上拉节点和所述复位信号端相连接的上拉节点升压单元，用于将所述上拉节点的电压上拉至高电平；与下拉节点、所述输入信号端和所述低电平电源端相连接的下拉节点降压单元，用于将所述下拉节点的电压下拉至低电平；与所述下拉节点、所述输入信号端、所述复位信号端、所述第一时钟信号端、所述低电平电源端和高电平电源端相连接的下拉节点升压单元，用于将所述下拉节点的电压上拉至高电平；与所述上拉节点、所述下拉节点、低电平电源端相连接上拉节点降压单元，用于将所述上拉节点的电压下拉至低电平；与所述上拉节点、所述高电平电源端和输出信号端相连接的上拉单元，用于在所述上拉节点处于高电平时向所述输出信号端输出高电平的输出信号；与所述下拉节点、所述低电平电源端和所述输出信号端相连接的下拉单元，用于在所述下拉节点处于高电平时向所述输出信号端输出低电平的输出信号；所述上拉节点升压单元、所述上拉节点降压单元和上拉单元相交于所述上拉节点，所述下拉节点升压单元、所述下拉节点降压单元和下拉单元相交于所述下拉节点。...

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：与上拉节点、输入信号端、复位信号端、第一时钟信号端、低电平电源端相连接的信号输入单元，用于将第一时钟信号端的信号输出至所述上拉节点；与所述上拉节点和所述复位信号端相连接的上拉节点升压单元，用于将所述上拉节点的电压上拉至高电平；与下拉节点、所述输入信号端和所述低电平电源端相连接的下拉节点降压单元，用于将所述下拉节点的电压下拉至低电平；与所述下拉节点、所述输入信号端、所述复位信号端、所述第一时钟信号端、所述低电平电源端和高电平电源端相连接的下拉节点升压单元，用于将所述下拉节点的电压上拉至高电平；与所述上拉节点、所述下拉节点、低电平电源端相连接上拉节点降压单元，用于将所述上拉节点的电压下拉至低电平；与所述上拉节点、所述高电平电源端和输出信号端相连接的上拉单元，用于在所述上拉节点处于高电平时向所述输出信号端输出高电平的输出信号；与所述下拉节点、所述低电平电源端和所述输出信号端相连接的下拉单元，用于在所述下拉节点处于高电平时向所述输出信号端输出低电平的输出信号；所述上拉节点升压单元、所述上拉节点降压单元和上拉单元相交于所述上拉节点，所述下拉节点升压单元、所述下拉节点降压单元和下拉单元相交于所述下拉节点。2.根据权利要求1所述的移位寄存器，其特征在于，所述信号输入单元包括：第一负载子单元、第二晶体管和第三晶体管；所述第一负载子单元的一端与所述输入信号端连接，所述第一负载子单元的另一端与所述第二晶体管的控制极和所述第三晶体管的第二极连接；所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述上拉节点连接；所述第三晶体管的控制极与所述复位信号端连接，所述第三晶体管的第一极与所述低电平电源端连接，所述第三晶体管的第二极与所述第二晶体管的控制极连接。3.根据权利要求2所述的移位寄存器，其特征在于，所述第一负载子单元包括：第一晶体管；所述第一晶体管的控制极与所述第一晶体管的第一极和所述输入信号端连接，所述第一晶体管的第二极与所述第二晶体管的控制极和所述第三晶体管的第二极连接。4.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点升压单元包括：电容；所述电容的第一端与所述复位信号端连接，所述电容的第二端与所述上拉节点连接。5.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点降压单元包括：第十晶体管；所述第十晶体管的控制极与所述输入信号端连接，所述第十晶体管的第一极与所述低电平电源端连接，所述第十晶体管的第二极与所述下拉节点连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述下拉节点升压单元包括：第二负载子单元、第五晶体管、第六晶体管、第七晶体管、第九晶体管、第十一晶体管、第三负载子单元、第十三晶体管和第十四晶体管；第二负载子单元的一端与所述高电平电源端连接，所述第二负载子单元的另一端与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接；所述第五晶体管的控制极与所述输入信号端连接，所述第五晶体管的第一极与所述低电平电源端连接，所述第五晶体管的第二极与所述第六晶体管的控制极连接；所述第六晶体管的第一极与所述复位信号端连接，所述第五晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；所述第七晶体管的控制极与所述输入信号端连接，所述第七晶体管的第一极与所述低电平电源端连接，所述第七晶体管的第二极与所述第九晶体管的控制极和所述第十三晶体管的控制极连接；所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；所述第十一晶体管的控制极与所述输入信号端连接，所述第十一晶体管的第二极与所述第十四晶体管的控制极连接；所述第三负载子单元的一端与所述高电平电源端连接，所述第三负载子单元的另一端与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接；所述第十三晶体管的第一极与所述低电平电源端连接，所述第十三晶体管的第二极与所述第十四晶体管的控制极连接；所述第十四晶体管的第一极与第二时钟信号端或所述高电平电源端连接，所述第十四晶体管的第二极与所述下拉节点连接；其中，当所述第十四晶体管的第一极与所述第二时钟信号端连接时，所述第二时钟信号端输入的信号与所述第一时钟信号端输入的信号相反。7.根据权利要求6所述的移位寄存器，其特征在于，所述第二负载子单元包括：第四晶体管；所述第四晶体管的控制极与所述第四晶体管的第一极和所述高电平电源端连接，所述第四晶体管的第二极与所述第五晶体管的第二极、所述第六晶体管的控制极和所述第十一晶体管的第一极连接。8.根据权利要求6所述的移位寄存器，其特征在于，所述第三负载子单元包括：第十二晶体管；所述第十二晶体管的控制极与所述第十二晶体管的第一极和所述高电平电源端连接，所述第十二晶体管的第二极与所述第十一晶体管的第二极、所述第十三晶体管的第二极和所述第十四晶体管的控制极连接。9.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点降压单元包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的...

【专利技术属性】
技术研发人员：周全国，韦东梅，叶本银，祁小敬，罗皓，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：北京;11