本发明专利技术公开一种高速IC-QFN封装协同优化设计方法，该方法设计的封装结构，包含一个高速IC芯片和相关控制芯片，通过硅通孔（TSV）实现连接，采用三维封装技术，从而减小了RF芯片引线的寄生效应。对QFN封装，封装中央裸露的焊盘能够很好的吸收多余的热量，能够很好的改善三维封装底部芯片的热应力。考虑到芯片管脚的数目，三维分装主要应用于球栅阵列封装中，由于QFN低廉的成本和成熟的封装工艺，如果在管脚较少的三维封装中能够使用QFN封装，既可以极大的优化高速IC的性能。另外，对于集成度较高的三维封装，封装过程中产生的热应力越来越成为影响芯片性能的重要因素，本发明专利技术基于对芯片封装热应力的产生和对高速IC寄生的分析提出一种QFN封装的协同优化设计方法，从减小寄生和减小热应力两方面对QFN封装进行优化。
【技术实现步骤摘要】
本专利技术集成电路封装领域，尤其涉及高速IC的优化涉及方法。
技术介绍
在半导体封装工艺中，方形扁平无引脚封装(Quad Flat No-lead Package, QFN)有很多优点，比如良好的散热特性，封装的成本较低，技术比较成熟，能够提供卓越的电性能等，这使得QFN封装能够应用于RF电路中。然而由于三维封装的技术和成本，以及QFN管脚的限制，使得三维封装技术主要应用于BGA的封装形式，很多复杂的芯片在需要进行三维封装时仍然无法采用QFN封装。本专利技术是在低管脚数的情况下，对芯片采用QFN的三维封装，极大的减小了芯片互联带来的寄生。随着集成度的提高，芯片封装内部的热应力越来越影响到芯片的可靠性。本专利技术在研究过芯片封装流程以及对芯片封装内热应力的模拟提出了一种新的结构并在原封装流程的基础上加以改进。改进的封装方法在减小热应力方面做出优化，因此会得到更好的可靠性。在高速IC封装中，引线带来的寄生始终是影响IC工作速度的一个重要方面，任何在减小引线寄生上做出的努力都会收到很好的效果。传统的QFN封装工艺流程为:a.晶圆背面研磨b.晶圆安装c.晶圆切割d.晶圆清洗e.第二道光检f.点银浆g.芯片粘接h.银浆固化1.引线焊接j.第三道光检k.注塑1.激光打字m.高温固化η.去溢料0.电镀退火p.切筋成型q.第四道光检。对于步骤ο中的电镀退火可以用来减小热应力，然而由于高温固化与电镀退火的环境不同，高温固化必然会弓I入部分物理应力无法消除。
技术实现思路
鉴于此，本专利技术从三个方面实现高速IC-QFN封装的协同优化，a)减小高速IC的引线寄生，b)提出一种新的芯片结构，c)对原有的QFN工艺改进。通过以上三点实现减小芯片的寄生延时和芯片内部的热应力。本专利技术提供的QFN三维封装包括一个高速IC芯片、一个相关控制芯片QFN管壳和QFN布线。在减小寄生方面，为减小信号到地的带来的寄生，需要连接到地的信号直接连接到QFN底部散热板上，可以很好的提高高频特性。为解决上述问题，本专利技术采用芯片减薄技术将基板减薄至75um，既减少了对设备的要求，又增加了芯片减薄的成品率。通孔直径采用50um，这一直径可以采用激光钻蚀的技术实现，速度快，精度一般，省去了光刻胶涂布、曝光、显影及去胶等步骤，较容易实现。一种减小热应力的封装结构，底层芯片较顶层芯片较厚，有效缓解底层芯片受到的最大热应力。一种减小热应力的封装结构，芯片间粘合薄膜等于两芯片间焊锡的厚度，应该尽量薄。一种减小热应力的封装结构，底层芯片外围不采用方形，而是采用圆柱形结构。一种减小热应力的封装结构，QFN散热底板厚度与底层芯片的厚度比为1:1 改进的QFN封装工艺流程，在高温固化前对芯片装贴产生的物理应力进一步释放，其具体步骤为:a.晶圆背面研磨b.晶圆安装c.晶圆切割d.晶圆清洗e.第二道光检f.点银浆g.芯片粘接h.银浆固化1.退火j.引线焊接k.第三道光检1.注塑m.激光打字η.高温固化0.去溢料p.电镀退火q.切筋成型r.第四道光检。【附图说明】附图1所示为QFN封装顶视图； 附图2所示为TSV的具体结构； 附图3所示为两芯片沿附图1的切面的截面图(当前工艺芯片结构)； 附图4所示为改进的三维堆叠结构； 附图5所示为两芯片堆叠的顶视图。【具体实施方式】下面结合附图对本专利技术所述的高速IC-QFN封装做进一步详细描述。首先介绍本专利技术所述的QFN封装的【具体实施方式】。QFN具有优秀的高频特性，如果能够继续保持QFN价格优势，QFN的三维封装将会获得更大的应用范围。如图1所示为QFN三维封装的顶视图的示意图，10和20分别为高速IC芯片和控制芯片，二者通过TSV技术实现连接。三维封装的凸点与QFN焊盘之间采用QFN布线连接，与传统的bonding wire金线相比较,会引入较少的寄生,并且降低成本。对高速1C，任何减小到地路径的努力都会优化高频性能，本创新新型中位置在上面的RF芯片到地的信号是通过22直接到达QFN散热板的，散热板是接地的。其他信号的路径为芯片一>TSV—>QFN布线一>QFN PAD，缩短了 RF芯片信号到地的引线的长度，优化了 RF芯片的高频性能。正常晶片的厚度为30(T400um，目前堆叠封装使用的芯片厚度在10um以下，本专利技术采用减薄到75um的晶片，一定程度上减小了翘曲、表面损伤和晶片破裂等问题，提高了晶片的成品率，同时也提闻了 RF芯片的性能。通常通孔的深宽比一般介于1:1到10:1之间，对通孔直径和等效应力存在着一定关系，当深宽比小于6时等效应力成增大趋势，当大于6时，趋于平稳，总体上仍然遵循直径较小应力较大的规律。本使用新型采用深宽比为2的通孔技术，以减小等效应力。对TSV的填充材料，一般可选择的有，铜和钨。电镀铜的热膨胀系数为18.5ppm/°C,鹤的为4.4ppm/°C, 二氧化娃的热膨胀系数为0.5ppm/°C。从而可以看出，当二氧化硅为通孔的隔离材料时，对应通孔中的填充材料为钨时，相应的等效应力会更小一些。因此，本创新新型采用的TSV填充材料为钨。两通孔之间的键合采用的是锡作为焊接材料，不仅工艺上技术成熟易于实现，而且热应力方面也比较理想。对三维封装的热应力分析得出减小两芯片键合点处pad的直径及适当增大pad的厚度能有效减小这一位置的应力，从而减小整个模型的热应力值。附图2包含了隔离层，通孔填充材料，如上面讨论，隔离层使用的材料为Si02，最小应力条件下通孔的填充为钨。考虑到铜和钨的导电性能，也可以用铜替代，相应的隔离材料要改为ABF隔离层。如上所述，TSV通孔直径为50um，深宽比为2，通孔直径在1um以下时，激光刻蚀会面临技术难题，通孔直径为50um时，激光刻蚀带来的热损伤在允许范围内，而且工艺简单，降低了技术成本。芯片与QFN散热板的填充物质为填充胶，增加芯片与散热板之间的接触面积，提高二者的结合强度，对凸点起到保护作用。填充胶的厚度按照较小热应力的考虑厚度应该尽量小，在本结构中底部填充胶厚度略厚于QFN布线的厚度。三维芯片堆叠中，底部芯片承受的应力最大，底部芯片厚度采用减薄至10um芯片。厚的芯片的抗弯曲能力较佳，其热应力极值、峰值应力差也较薄的芯片低，相较于薄的芯片更容易满足热应力要求。对芯片热应力的ANSYS分析可以得出，对底部芯片，剥离应力在芯片边缘处取得最大值，剪应力也在边缘附近较大，采用本专利技术将底部芯片四周增加半圆柱结构能够；有效减小芯片长方体结构带来的突变，从而有效减小芯片边缘处的热应力。附图5中，顶层芯片为高速1C，底层芯片为控制芯片，结合图4底层芯片较顶层芯片多出来的部分为减小热应力而设计。对芯片热应力的ANSYS分析得出，QFN底部散热板厚度与底部芯片厚度比越大，等效热应力的最大值越大，本专利技术采用的厚度比为1:1。以上所述只是本专利技术的具体实现方式，并不限定本专利技术的保护范围，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换和改进等均应包含在本专利技术的保护范围内。【主权项】1.一种高速IC-QFN封装，其特征在于:采用三维封装工艺，包含两个及两个以上芯片的封装，芯片总管脚数不太高的情况下可使用，堆叠芯片之间的连接采用硅通孔工艺，芯片到地的连接通过硅通孔工艺直接连接本文档来自技高网...
【技术保护点】
一种高速IC‑QFN封装，其特征在于：采用三维封装工艺，包含两个及两个以上芯片的封装，芯片总管脚数不太高的情况下可使用，堆叠芯片之间的连接采用硅通孔工艺，芯片到地的连接通过硅通孔工艺直接连接到中央散热焊盘，QFN封装中中央焊盘是直接与地相连接的;在减小热应力方面，本专利技术采用改进的封装流程和改进的封装结构以减小热应力对芯片可靠性的影响。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘少龙，程玉华，
申请(专利权)人：上海北京大学微电子研究院，
类型：发明
国别省市：上海;31
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