半导体装置制造方法及图纸

本发明专利技术的半导体装置包括：第一导电型的半导体层，其由SiC构成；第二导电型的主体区域，其形成于所述半导体层的表层部；栅沟道，其通过从所述半导体层的表面下挖而形成，且底面形成于所述半导体层的所述主体区域的下方的部分；第一导电型的源区域，其在所述主体区域的表层部与所述栅沟道的侧面相邻而形成；栅绝缘膜，其形成于所述栅沟道的所述底面及所述侧面上，且所述底面上的部分的厚度大于所述侧面上的部分的厚度；栅电极，其经由所述栅绝缘膜埋设于所述栅沟道；注入层，其通过第二导电型杂质的注入而形成于所述半导体层的从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分。

【技术实现步骤摘要】
半导体装置本申请是申请号为201080016444.4、申请日为2010年4月5日、专利技术名称为“半导体装置及半导体装置的制造方法”的分案申请。
本专利技术涉及使用了SiC的半导体装置及其制造方法。
技术介绍
近年，作为用于实现高耐压、低通态电阻的下一代的功率设备材料，一直所研讨的是使用SiC(硅碳化物：碳化硅)的使用。另外，作为用于功率设备的微细化及降低通态电阻的结构，公知的是沟道栅结构。例如，在功率MOSFET中，主流是采用沟道栅结构的功率MOSFET。图12是现有的具有沟道栅型VDMOSFET的SiC半导体装置的示意剖面图。半导体装置101具有构成半导体装置101的基体的N+型的SiC基板102。在SiC基板102的Si面(硅面)上层叠有由与SiC基板102相比低浓度地掺杂了N型杂质的SiC(硅碳化物：碳化硅)构成的N-型的外延层103。外延层103的基层部构成维持了外延成长后的状态的N-型的漏区域104。另外，在外延层103的漏区域104上，P型的主体区域105与漏区域104相接而形成。在外延层103上从其表面117(Si面)下挖而形成栅沟道106。栅沟道106在层厚方向上贯通主体区域105，其最深部(底面116)到达漏区域104。在栅沟道106内，通过使栅沟道106的侧面114及底面116热氧化，由SiO2构成的栅绝缘膜107形成于栅沟道106的内面整个区域。而且，通过利用高浓度地掺杂了N型杂质的多晶硅完全填埋栅绝缘膜107的内侧，而在栅沟道106内埋设栅电极108。在外延层103的表层部，在相对于栅沟道106与栅宽度正交的方向(图12的左右方向)的两侧形成有N+型的源区域109。源区域109沿着栅沟道106在沿着栅宽度的方向上延伸，其底部与主体区域105相接。另外，在外延层103形成有从其表面117贯通与栅宽度正交的方向上的源区域109的中央部且与主体区域105连接的P+型的主体接触区域110。在外延层103上层叠有由SiO2构成的层间绝缘膜111。在层间绝缘膜111上形成有源配线112。源配线112接地。而且，源配线112经由在层间绝缘膜111上形成的接触孔113而与源区域109及主体接触区域110电连接。在SiC基板102的背面(碳面：C面)形成有漏配线115。以在源配线112和漏配线115之间(源-漏间)产生了规定的电位差的状态，对栅电极108施加规定的电压(栅阈值电压以上的电压)，由此利用来自栅电极108的电场在主体区域105的与栅绝缘膜107之间的界面附近形成沟道。由此，在源配线112和漏配线115之间流动电流，VDMOSFET成为导通状态。现有技术文献专利文献1：特开2008-294210号公报SiC的各结晶面的氧化率在Si面最小。因此，栅沟道106的内面的氧化以与外延层103的表面117平行的底面116(Si面)的氧化率及侧面114的氧化率满足关系式：底面116的氧化率/侧面114的氧化率＜1的条件进行。其结果是，在栅绝缘膜107中，底面116上的部分的厚度小于侧面114上的部分的厚度。另一方面，在半导体装置101中，当VDMOSFET关断时，在栅电极108和漏配线115之间(栅-漏间)产生高电位差，从而电场集中于栅沟道106的底面116。如上所述在底面116上的部分的厚度小的栅绝缘膜107中，容易引起电场集中所导致的绝缘破坏。对于这种不良情况，所研究的对策是通过延长栅绝缘膜107形成时的氧化时间来增大底面116上的部分的厚度。但是，由于侧面114的氧化与底面116的氧化并行进行，因此上述氧化率的差导致侧面114上的部分的厚度变得非常大。
技术实现思路
本专利技术的目的在于提供一种能够抑制栅绝缘膜中的栅沟道侧面上的部分的厚度的增大且同时抑制栅沟道底面上的部分的绝缘破坏的半导体装置及其制造方法。为了实现所述的目，本专利技术提供一种半导体装置，包括：第一导电型的半导体层，其由SiC构成；第二导电型的主体区域，其形成于所述半导体层的表层部；栅沟道，其通过从所述半导体层的表面下挖而形成，且底面形成于所述半导体层的所述主体区域的下方的部分；第一导电型的源区域，其在所述主体区域的表层部与所述栅沟道的侧面相邻而形成；栅绝缘膜，其形成于所述栅沟道的所述底面及所述侧面上，且所述底面上的部分的厚度大于所述侧面上的部分的厚度；栅电极，其经由所述栅绝缘膜埋设于所述栅沟道；注入层，其通过第二导电型杂质的注入而形成于所述半导体层的从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分。根据该构成，在由SiC构成的第一导电型的半导体层的表层部形成有第二导电型的主体区域。另外，在半导体层形成有通过从其表面下挖而形成、且底面形成于半导体层的主体区域的下方的部分的栅沟道。在主体区域的表层部与栅沟道的侧面相邻而形成有第一导电型的源区域。另外，在栅沟道的底面及侧面上形成有栅绝缘膜。在栅沟道经由栅绝缘膜而埋设有栅电极。另外，在半导体层的从栅沟道的底面至其厚度方向中途部的部分利用第二导电型杂质的注入而形成有注入层。由此，在该半导体装置中形成有具有如下MOS(MetalOxideSemiconductor)结构的沟道栅型MOSFET：栅电极(Metal)经由栅绝缘膜的栅沟道的侧面上的部分(Oxide)与主体区域(Semiconductor)对置。在该MOSFET中，主体区域的与栅绝缘膜之间的界面附近的部分是利用来自栅电极的电场形成沟道的沟道部分。在该半导体装置中，栅绝缘膜的底面上的部分的厚度大于侧面上的部分的厚度。因此，通过适当设计栅绝缘膜的底面上的部分的厚度，能够抑制侧面上的部分的厚度的增大且同时抑制底面上的部分的绝缘破坏。而且，所述半导体装置例如能够利用本专利技术的半导体装置的制造方法来制作。也就是说，能够利用包括如下工序的半导体装置的制造方法来制作：在由SiC构成的第一导电型的半导体层的表层部通过从所述半导体层的表面注入第二导电型杂质而形成第二导电型区域的工序；在所述第二导电型区域的表层部通过从所述第二导电型区域的表面注入第一导电型杂质而形成第一导电型区域的工序；利用热处理使所述第二导电型区域及所述第一导电型区域活性化，从而形成主体区域及源区域的工序；在所述半导体层形成从其表面下挖而成的栅沟道的工序；由掩模将所述栅沟道的侧面覆盖的工序；在形成所述掩模后，从所述栅沟道的底面向所述半导体层注入第二导电型杂质，由此在从所述栅沟道的底面至所述半导体层的厚度方向中途部的部分形成注入层的工序；在形成所述注入层后，除去所述掩模，并使所述栅沟道的底面及侧面氧化，由此在所述底面及所述侧面上形成栅绝缘膜的工序；在所述栅绝缘膜上以完全填埋所述栅沟道的方式形成栅电极的工序。根据该方法，在半导体层通过注入第二导电型杂质来形成第二导电型区域。另外，在半导体层通过注入第一导电型杂质来形成第一导电型区域。所述第二导电型杂质区域及第一导电型杂质区域通过热处理而活性化，第二导电型杂质区域成为主体区域，第一导本文档来自技高网...

【技术保护点】
一种半导体装置，包括：第一导电型的半导体层，其形成有栅沟道；栅绝缘膜，其形成于所述栅沟道的侧面及底面，且一体包括所述侧面上的侧面绝缘膜以及所述底面上的底面绝缘膜；栅电极，其埋设于所述栅沟道，其中，所述侧面绝缘膜包括外伸部，该外伸部以在形成于所述栅沟道的开口端的上部边缘处向所述栅沟道的内侧突出的方式选择性地比该侧面绝缘膜的其他部分变厚。

【技术特征摘要】
2009.04.13 JP 2009-0973361.一种半导体装置，包括：
第一导电型的由SiC构成的半导体层，其形成有栅沟道；
栅绝缘膜，其形成于所述栅沟道的侧面及底面，且一体包括所述侧面上的侧面绝缘膜以及所述底面上的底面绝缘膜；
栅电极，其埋设于所述栅沟道，
其中，
所述侧面绝缘膜包括外伸部，该外伸部具有以在形成于所述栅沟道的开口端的上部边缘处向所述栅沟道的内侧突出的方式选择性地比该侧面绝缘膜的其他部分变厚的厚度T1，
所述半导体层包括：所述外伸部的外侧的第一导电型的源区域；与所述源区域相接，且形成所述栅沟道的侧面的一部分的第二导电型的主体区域，
所述底面绝缘膜的厚度T3比所述侧面绝缘膜的所述外伸部以外的部分的厚度T2大，
多个所述主体区域在俯视下排列设为矩阵状，
所述栅沟道呈将排列设为矩阵状的多个所述主体区域...

【专利技术属性】
技术研发人员：中野佑纪，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本;JP