具有嵌入式ROM的SRAM制造技术

具有嵌入式ROM的SRAM。集成电路包括第一和第二存储单元，其包括分别具有耦合于相应第一和第二阱偏置电压的体结的第一上拉晶体管。第一和第二上拉晶体管的漏极分别耦合于第一真实位线和第一互补位线。第二存储单元包括第一和第二上拉晶体管，每个第一和第二上拉晶体管具有分别耦合于第二和第一阱偏置电压的体结。所述第一和第二上拉晶体管的漏极分别耦合于第二真实位线和第二互补位线。在只读存储器(ROM)模式期间，所述第一阱偏置电压低于所述第二阱偏置电压，并且在静态随机存取存储器(SRAM)模式期间，所述第一阱偏置电压等于所述第二阱偏置电压。

【技术实现步骤摘要】
具有嵌入式ROM的SRAM
本专利技术一般地涉及半导体装置，更具体地说，涉及具有嵌入式只读存储器(ROM)的静态随机存取存储器(SRAM)。
技术介绍
处理系统可以包括一种或多种类型的存储模块，例如静态随机存取存储器(SRAM)和只读存储器(ROM)以及处理器、外围电路和总线。这些组件可以在同一集成电路芯片上或在两个或更多个不同的芯片上被实现。如果存储模块和处理组件在相同的IC芯片上，那么存储模块和处理组件通常通过使用在IC芯片上需要专用区域的每个装置的独立电路被实现。如果组件在两个或更多个不同的芯片上被实现，那么每个芯片需要在使用组件的装置上的空间。随着不断降低装置尺寸的需求，需要有效地使用可用空间。
技术实现思路
在一些实施例中，提供了可以包括包含第一存储单元(302)的存储单元阵列(108)的集成电路(100)。第一存储单元包括第一和第二传输晶体管(320、310)，其包括连接到字线的栅极、第一反相器和第二反相器。第一反相器包括第一上拉晶体管(314)，其包括连接到第一电压源(VDD)的源极和连接到第一阱偏置电压(VDD_nwell_1)的体结。第一反相器的输出端通过第一传输晶体管(320)耦合于第一互补位线(BLB_1)。第二反相器包括第一上拉晶体管(312)，其包括连接到第一电压电源(VDD)的源极和连接到第二阱偏置电压(VDD_nwell_2)的体结，当只读存储器(ROM)使能信号被设置为第一状态时，第一阱偏置电压大于第二阱偏置电压。第二反相器的输出通过第二传输晶体管(310)耦合于第一真实位线(BL_1)。在另一方面，所述集成电路还可以包括位于存储阵列中的第二存储单元(304)。第二存储单元包括第一和第二传输晶体管(322、332)，其包括连接到字线的栅极、第一反相器和第二反相器。第一反相器包括第一上拉晶体管(324)，其包括连接到第一电压电源(VDD)的源极和连接到第一阱偏置电压(VDD_nwell_1)的体结。第一反相器的输出通过第一传输晶体管(322)耦合于第二真实位线(BL_2)。第二反相器包括第二上拉晶体管(326)，其包括连接到第一电压电源(VDD)的源极和连接到第二阱偏置电压(VDD_nwell_2)的体结。第二反相器的输出通过第二传输晶体管(332)耦合于第二互补位线(BLB_2)。在另一方面，所述集成电路还可以包括被配置为向存储阵列提供ROM使能信号的存储控制器(110)。在另一方面，当ROM使能信号处于第二状态时，第二阱偏置电压等于第一阱偏置电压并且第一和第二存储单元在静态随机存取存储器(SRAM)模式下操作。在另一方面，集成电路还可以包括耦合于存储模块的处理器(102)。在另一方面，集成电路还可以包括耦合于接地电压(VSUB)的第一和第二传输晶体管的体结。在另一方面，第一存储单元还可以包括耦合于第一和第二反相器的上拉晶体管的下拉晶体管(316、318)。下拉晶体管的体结耦合于第一接地(VSUB)并且下拉晶体管的源极耦合于第二接地(VSSA)。在另一方面，第二存储单元还可以包括耦合于第一和第二反相器的上拉晶体管的下拉晶体管(328、330)。下拉晶体管的体结耦合于第一接地(VSUB)并且下拉晶体管的源极耦合于第二接地(VSSA)。在另一方面，集成电路还可以包括当ROM使能信号处于第一状态时，第一存储单元输出逻辑高电平，并且当ROM使能信号处于第一状态时，第二存储单元输出逻辑低电平。在其它实施例中，一种集成电路可以包括包含具有耦合于第一阱偏置电压(VDD_nwell_2)的体结和耦合于第一真实位线(BL_1)的漏极的第一上拉晶体管(312)的第一存储单元(302)以及具有耦合于第二阱偏置电压(VDD_nwell_1)的体结和耦合于第一互补位线(BLB_1)的漏极的第二上拉晶体管(314)。第二存储单元(302)可以包括具有耦合于第二阱偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(324)、具有耦合于第一阱偏置电压(VDD_nwell_2)体结的第二上拉晶体管、第一上拉晶体管的漏极耦合于第二真实位线(BL_2)以及第二上拉晶体管的漏极耦合于第二互补位线(BLB_2)。在只读存储器(ROM)模式期间，第一阱偏置电压低于第二阱偏置电压。在静态随机存取存储器(SRAM)模式期间，第一阱偏置电压与第二阱偏置电压相同。在另一方面，集成电路还可以包括被配置为提供ROM使能信号的存储控制器，所述ROM使能信号被设置为第一状态以使能ROM模式并且禁用SRAM模式以及被设置为第二状态以使能SRAM模式并且禁用ROM模式。在另一方面，第一存储单元还可以包括具有耦合于第一上拉晶体管的漏极的漏极的第一下拉晶体管(316)、耦合于第一接地电压电源(VSSA)的第一下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第一下拉晶体管的体结。第二下拉晶体管(318)可以具有耦合于第二上拉晶体管的漏极的漏极、耦合于第一接地电压电源(VSSA)的第二下拉晶体管的漏极和耦合于第二接地电压电源(VSUB)的第二下拉晶体管的体结。在另一方面，第二存储单元还可以包括具有耦合于第一上拉晶体管的漏极的漏极的第一下拉晶体管(328)、耦合于第一接地电压电源(VSSA)的第一下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第一下拉晶体管的体结。第二下拉晶体管(330)可以具有耦合于第二上拉晶体管的漏极的漏极、耦合于第一接地电压电源(VSSA)的第二下拉晶体管的源极和耦合于第二接地电压电源(VSUB)的第二下拉晶体管的体结。在另一方面，集成电路还可以包括耦合于电源电压(VDD)的第一存储单元的第一和第二上拉晶体管的源极。第二存储单元的第一和第二上拉晶体管的源极可以耦合于电源电压。在ROM模式期间，第二阱偏置电压等于电源电压。在另一方面，集成电路还可以包括在ROM模式期间，第一存储单元输出逻辑高电平，并且在ROM模式期间，第二个存储单元输出逻辑低电平。在另一方面，集成电路还可以包括第一接地电压电源和第二接地电压电源在低功耗模式期间处于不同的电压电平。在另一方面，集成电路还可以包括，在第一存储单元中，第一传输晶体管连接在第一上拉晶体管的漏极和第一真实位线之间而第二传输晶体管连接在第二上拉晶体管的漏极和第一互补位线之间。第一和第二传输晶体管的栅极耦合于字线。在第二存储单元中，第一传输晶体管连接在第一上拉晶体管的漏极和第二真实位线之间而第二传输晶体管连接在第二上拉晶体管的漏极和第二互补位线之间，第一和第二传输晶体管的栅极耦合于字线。在另一个实施例中，一种方法可以包括在集成电路中形成第一存储单元(302)，第一存储单元包括具有耦合于第一阱偏置电压(VDD_nwell_2)的体结的第一上拉晶体管(312)、具有耦合于第二阱偏置电压(VDD_nwell_1)的体结的第二上拉晶体管(314)、包括耦合于字线的栅极的第一传输晶体管(310)、包括耦合于字线的栅极的第二传输晶体管(320)、耦合于第一真实位线(BL_1)的第一上拉晶体管的漏极和耦合于第一互补位线(BLB_1)的第二上拉晶体管的漏极。第二存储单元(302)在集成电路中被形成，其包括具有耦合于第二阱偏置电压(VDD_nwell_1)的体结的上拉晶体管(32本文档来自技高网...

【技术保护点】
一种集成电路(100)，包括：包括第一存储单元(302)的存储单元阵列(108)，所述第一存储单元包括：包括连接到字线的栅极的第一和第二传输晶体管(320,310)；第一逆变器，包括：包括连接到第一电压电源(VDD)的源极和连接到第一井偏置电压(VDD_nwell_1)的体结的第一上拉晶体管(314)；以及所述第一逆变器的输出通过所述第一传输晶体管(320)耦合于第一互补位线(BLB_1)；以及第二逆变器，包括：包括连接到所述第一电压电源(VDD)的源极和连接到第二井偏置电压(VDD_nwell_2)的体结的第一上拉晶体管(312)，当只读存储器(ROM)使能信号被设置为第一状态时所述第一井偏置电压大于所述第二井偏置电压，以及所述第二逆变器的输出通过所述第二传输晶体管(310)耦合于第一真实位线(BL_1)。

【技术特征摘要】
2013.10.31 US 14/069,1921.一种集成电路，包括存储单元阵列，存储单元阵列包括第一存储单元，所述第一存储单元包括：第一和第二传输晶体管，第一和第二传输晶体管分别包括连接到字线的栅极；第一反相器，其包括：第一上拉晶体管，第一上拉晶体管包括连接到第一电压电源的源极和连接到第一阱偏置电压的体结；以及所述第一反相器的输出通过所述第一传输晶体管耦合于第一互补位线；以及第二反相器，其包括：第二上拉晶体管，第二上拉晶体管包括连接到所述第一电压电源的源极和连接到第二阱偏置电压的体结，当只读存储器使能信号被设置为第一状态时所述第一阱偏置电压大于所述第二阱偏置电压，以及所述第二反相器的输出通过所述第二传输晶体管耦合于第一真实位线。2.根据权利要求1所述的集成电路，进一步包括：在所述存储单元阵列中的第二存储单元，所述第二存储单元包括：第三和第四传输晶体管，第三和第四传输晶体管分别包括连接到所述字线的栅极；第三反相器，包括：第三上拉晶体管，第三上拉晶体管包括连接到所述第一电压电源的源极和连接到所述第一阱偏置电压的体结；以及所述第三反相器的输出通过所述第三传输晶体管耦合于第二真实位线；以及第四反相器，包括：第四上拉晶体管，第四上拉晶体管包括连接到所述第一电压电源的源极和连接到所述第二阱偏置电压的体结，以及所述第四反相器的输出通过所述第四传输晶体管耦合于第二互补位线。3.根据权利要求1所述的集成电路，进一步包括：被配置为向所述存储单元阵列提供所述只读存储器使能信号的存储控制器。4.根据权利要求1所述的集成电路，其中当所述只读存储器使能信号处于第二状态时，所述第二阱偏置电压等于所述第一阱偏置电压并且所述第一和第二存储单元在静态随机存取存储器模式下操作。5.根据权利要求1所述的集成电路，进一步包括：处理器，耦合于存储模块，所述存储模块包括所述存储单元阵列和被配置为向所述存储单元阵列提供所述只读存储器使能信号的存储控制器。6.根据权利要求5所述的集成电路，进一步包括：所述第一和第二传输晶体管的体结耦合于接地电压。7.根据权利要求1所述的集成电路，所述第一存储单元进一步包括：第一下拉晶体管和第二下拉晶体管，第一下拉晶体管耦合于所述第一反相器中的所述第一上拉晶体管，第二下拉晶体管耦合于所述第二反相器中的所述第二上拉晶体管，所述第一、第二下拉晶体管的体结耦合于第一接地而所述第一、第二下拉晶体管的源极耦合于第二接地。8.根据权利要求2所述的集成电路，所述第二存储单元进一步包括：第三下拉晶体管和第四下拉晶体管，第三下拉晶体管耦合于所述第三反相器中的所述第三上拉晶体管，第四下拉晶体管耦合于第四反相器中的所述第四上拉晶体管，所述第三、第四下拉晶体管的体结耦合于第一接地而所述第三、第四下拉晶体管的源极耦合于第二接地。9.根据权利要求2所述的集成电路，进一步包括：当所述只读存储器使能信号处于所述第一状态时，所述第一存储单元输出逻辑高电平；以及当所述只读存储器使能信号处于所述第一状态时，所述第二存储单元输出逻辑低电平。10.一种集成电路，包括：第一存储单元，第一存储单元包括第一上拉晶体管和第二上拉晶体管，第一上拉晶体管具有耦合于第一阱偏置电压的体结和耦合于第一真实位线的漏极，第二上拉晶体管具有耦合于第二阱偏置电压的体结和耦合于第一互补位线的漏极；第二存储单元，第二存储单元包括第三上拉晶体管和第四上拉晶体管，第三上拉晶体管具有耦合于所述第二阱偏置电压的体结，第四上拉晶体管具有耦合于所述第一阱偏置电压的体结，所述第三上拉晶体管的漏极耦合于第二真实位线并且所述第四上拉晶体管的漏极耦合于第二互补位线；在只读存储器模式期间，所述第一阱偏置电压低于所述第二阱偏置电压；以及在静态随机存取存储器模式期间，所述第一阱偏置电压与所述第二阱偏置电压相同。11.根据权利要求10所述的集成电路，进一步包括：被配置为提供只读存储器使能信号的存储控制器，所述只读存储器使能信号被设置为第一状态以使能所述只读存储器模式并且禁用所述静态随机存取存储器模式以及被设置为第二状态以使能所述静态随机存取存储器模式并...

【专利技术属性】
技术研发人员：建安·杨，布拉德·J·加尔尼，马克·W·杰顿，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US