闪存及其操作方法技术

本发明专利技术公开了一种闪存，电源电压为闪存供电，闪存的闪存阵列结构由多个闪存单元结构排列组成。闪存单元结构包括第一源漏区、第二源漏区，在沟道区的表面上方形成有第一控制栅、字线栅和第二控制栅，第一控制栅和所述第二控制栅中分别包括有用于存储电荷信息的浮栅，第一控制栅和第二控制栅在字线栅两侧呈对称结构。在对闪存阵列结构中的一个闪存单元结构进行读取操作时，未被读取的位线都连接到电源电压，通过未被读取的位线的寄生电容组成电源电压的去耦电容，通过去耦电容去除电源电压上的噪声干扰。本发明专利技术还公开了一种闪存的操作方法。本发明专利技术不需要增加额外的电源电压的去耦电容的面积，从而能减少整个闪存芯片的面积，降低芯片成本。

【技术实现步骤摘要】
闪存及其操作方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种闪存(Flash)；本专利技术还涉及一种闪存的操作方法。
技术介绍
如图1所示，是现有闪存的闪存阵列结构的示意图；如图2所示，是现有闪存的闪存单元结构的示意图。所述闪存阵列结构100由多个闪存单元结构101排列组成。以位于第1行第1列的闪存单元结构101为例说明如下：所述闪存单元结构101包括由N+掺杂区组成的第一源漏区102a和第二源漏区102b，所述第一源漏区102a和所述第二源漏区102b之间为P型掺杂的沟道区103，所述沟道区103的表面用于形成连接所述第一源漏区102a和所述第二源漏区102b的沟道；在所述沟道区103的表面上方形成有第一控制栅104a、字线栅105和第二控制栅104b，所述第一控制栅104a和所述第二控制栅104b中分别包括有用于存储电荷信息的浮栅；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b并排排列在所述第一源漏区102a和所述第二源漏区102b之间，所述第一控制栅104a和所述第二控制栅104b在所述字线栅105两侧呈对称结构，所述第一源漏区102a和所述第二源漏区102b呈对称结构；所述第一控制栅104a、所述字线栅105和所述第二控制栅104b分别用于控制所述沟道的一部分的形成；所述第一源漏区102a连接第一位线BL0、所述第二源漏区102b连接第二位线BL1、所述第一控制栅104a连接第一控制栅极线CG0、所述第二控制栅104b连接第二控制栅极线CG1、所述字线栅105连接字线WL1。所述闪存阵列结构100为：同一行的所述闪存单元结构101的所述第一控制栅104a都连接同一根所述第一控制栅极线、所述第二控制栅104b都连接同一根所述第二控制栅极线、所述字线栅105都连接同一根所述字线；同一列的所述闪存单元结构101的所述第一源漏区102a都连接同一根所述第一位线、所述第二源漏区102b都连接同一根所述第二位线。如图1中位线分别为位线BL0、BL1、BL2、BL3直到位线BLm和BLm+1；位线BL0和BL1分别为第一列所述闪存单元结构101的第一位线和第二位线，依次类推。各所述闪存单元结构101的所述第一控制栅104a和所述第二控制栅104b为对称结构，故两个所述第一控制栅104a和所述第二控制栅104b都能分别储存信息。如表一所示，是现有闪存的操作方法中采用的电压表，是以对第1行第1列的所述闪存单元结构101的所述第一控制栅104a进行写入(Program)、读取(Read)和擦除(Erase)为例进行说明。在写入过程中，通过CG0和BL0之间的电压差即8V-Vdp实现将电子写入到所述第一控制栅104a的浮栅中。读取过程中WL1和CG1所加电压即4V和4.5V能够将所述字线栅105和所述第二控制栅104b底部的沟道形成，通过在BL0进行电流Isense的读取实现对所述第一控制栅104a所存储的信息的读取。擦除过程中，通过CG0和BL0之间的电压差即-7V实现对所述第一控制栅104a所存储的信息的擦除，同时通过CG1和BL1之间的电压差即-7V实现对所述第二控制栅104b所存储的信息的擦除。表一中未被选中的BL即为被选中的位线BL0和BL1之外的其它位线如BL2、BL3等，现有技术中未被选中的BL都设置为0V。表一CG08V0V-7VWL11.6V4V8VCG15V4.5V-7VBL0VdpIsense0VBL16V0V0V未选中的BL0V0V0V如图3是现有闪存的系统连接示意图；通过低压差分线性稳压器(LDO)106输出电源电压VDD，电源电压VDD同时提供给逻辑电路模块(Logic)107和闪存模块(FlashIP)109。在闪存的读操作时,电源电压VDD上存在的噪声,会影响读速度及精度，为了提高读性能,需要对电源电压VDD进行去藕,这时需要额外加去耦电容Cd。由于现有技术中需要单独增加额外的去耦电容Cd,这会造成面积的浪费,提高芯片的成本。
技术实现思路
本专利技术所要解决的技术问题是提供一种闪存，不需要增加额外的电源电压的去耦电容的面积，从而能减少整个闪存芯片的面积，降低芯片成本。为此，本专利技术还提供一种闪存的操作方法。为解决上述技术问题，本专利技术提供的闪存采用电源电压供电，所述闪存包括闪存阵列结构，所述闪存阵列结构由多个闪存单元结构排列组成。所述闪存单元结构包括由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述第一源漏区和所述第二源漏区的沟道；在所述沟道区的表面上方形成有第一控制栅、字线栅和第二控制栅，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷信息的浮栅；所述第一控制栅、所述字线栅和所述第二控制栅并排排列在所述第一源漏区和所述第二源漏区之间，所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述第一源漏区和所述第二源漏区呈对称结构；所述第一控制栅、所述字线栅和所述第二控制栅分别用于控制所述沟道的一部分的形成；所述第一源漏区连接第一位线、所述第二源漏区连接第二位线、所述第一控制栅连接第一控制栅极线、所述第二控制栅连接第二控制栅极线、所述字线栅连接字线。所述闪存阵列结构为：同一行的所述闪存单元结构的所述第一控制栅都连接同一根所述第一控制栅极线、所述第二控制栅都连接同一根所述第二控制栅极线、所述字线栅都连接同一根所述字线；同一列的所述闪存单元结构的所述第一源漏区都连接同一根所述第一位线、所述第二源漏区都连接同一根所述第二位线。在对所述闪存阵列结构中的一个所述闪存单元结构进行读取操作时，被读取的所述闪存单元结构之外的其它列的所述闪存单元结构所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过被读取的所述闪存单元结构之外的其它列的所述闪存单元结构的位线的寄生电容组成所述电源电压的去耦电容，通过所述去耦电容去除所述电源电压上的噪声干扰。进一步的改进是，所述闪存还包括行译码器和列译码器，所述列译码器用于选定各列所对应的位线，所述列译码器包括列译码器高压部分和列译码器低压部分；所述列译码器低压部分用于所述闪存进行读取操作时选定所要读取的位线并将该位线连接到读取电流；所述列译码器高压部分用于在所述闪存进行读取操作时选定未被读取的位线并将未被读取的位线都连接到所述电源电压、以及在所述闪存进行编程操作时选定所要编程的位线并将该位线连接到源漏编程电压。进一步的改进是，每一根位线所对应的所述列译码器的部分包括：第一PMOS管、第二NMOS管和第三NMOS管，所述第一PMOS管属于所述列译码器高压部分，所述第二NMOS管和所述第三NMOS管属于所述列译码器低压部分；所述第一PMOS管漏极连接所对应的位线、源极连接第一电压，所述第二NMOS管的漏极连接所对应的位线、源极连接所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述读取电流，所述第一PMOS管的栅极连接第一使能信号，所述第三NMOS管的栅极连接第二使能信号，所述第一使能信号是所述第二使能信号的反相信号，所述第二NMOS管的栅极连接隔离信号；在所述闪存进行读取操作时所述第一电压为所述电源电压，在所述闪存进行编程操作时所述第一电压为所述本文档来自技高网...

【技术保护点】
一种闪存，其特征在于：电源电压为闪存供电，所述闪存包括闪存阵列结构，所述闪存阵列结构由多个闪存单元结构排列组成；所述闪存单元结构包括由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述第一源漏区和所述第二源漏区的沟道；在所述沟道区的表面上方形成有第一控制栅、字线栅和第二控制栅，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷信息的浮栅；所述第一控制栅、所述字线栅和所述第二控制栅并排排列在所述第一源漏区和所述第二源漏区之间，所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述第一源漏区和所述第二源漏区呈对称结构；所述第一控制栅、所述字线栅和所述第二控制栅分别用于控制所述沟道的一部分的形成；所述第一源漏区连接第一位线、所述第二源漏区连接第二位线、所述第一控制栅连接第一控制栅极线、所述第二控制栅连接第二控制栅极线、所述字线栅连接字线；所述闪存阵列结构为：同一行的所述闪存单元结构的所述第一控制栅都连接同一根所述第一控制栅极线、所述第二控制栅都连接同一根所述第二控制栅极线、所述字线栅都连接同一根所述字线；同一列的所述闪存单元结构的所述第一源漏区都连接同一根所述第一位线、所述第二源漏区都连接同一根所述第二位线；在对所述闪存阵列结构中的一个所述闪存单元结构进行读取操作时，被读取的所述闪存单元结构之外的其它列的所述闪存单元结构所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过被读取的所述闪存单元结构之外的其它列的所述闪存单元结构的位线的寄生电容组成所述电源电压的去耦电容，通过所述去耦电容去除所述电源电压上的噪声干扰。...

【技术特征摘要】
1.一种闪存，其特征在于：电源电压为闪存供电，所述闪存包括闪存阵列结构，所述闪存阵列结构由多个闪存单元结构排列组成；所述闪存单元结构包括由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述第一源漏区和所述第二源漏区的沟道；在所述沟道区的表面上方形成有第一控制栅、字线栅和第二控制栅，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷信息的浮栅；所述第一控制栅、所述字线栅和所述第二控制栅并排排列在所述第一源漏区和所述第二源漏区之间，所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述第一源漏区和所述第二源漏区呈对称结构；所述第一控制栅、所述字线栅和所述第二控制栅分别用于控制所述沟道的一部分的形成；所述第一源漏区连接第一位线、所述第二源漏区连接第二位线、所述第一控制栅连接第一控制栅极线、所述第二控制栅连接第二控制栅极线、所述字线栅连接字线；所述闪存阵列结构为：同一行的所述闪存单元结构的所述第一控制栅都连接同一根所述第一控制栅极线、所述第二控制栅都连接同一根所述第二控制栅极线、所述字线栅都连接同一根所述字线；同一列的所述闪存单元结构的所述第一源漏区都连接同一根所述第一位线、所述第二源漏区都连接同一根所述第二位线；在对所述闪存阵列结构中的一个所述闪存单元结构进行读取操作时，被读取的所述闪存单元结构之外的其它列的所述闪存单元结构所对应的所述第一位线和所述第二位线都连接到所述电源电压，通过被读取的所述闪存单元结构之外的其它列的所述闪存单元结构的位线的寄生电容组成所述电源电压的去耦电容，通过所述去耦电容去除所述电源电压上的噪声干扰。2.如权利要求1所述闪存，其特征在于：所述闪存还包括行译码器和列译码器，所述列译码器用于选定各列所对应的位线，所述列译码器包括列译码器高压部分和列译码器低压部分；所述列译码器低压部分用于所述闪存进行读取操作时选定所要读取的位线并将该位线连接到读取电流；所述列译码器高压部分用于在所述闪存进行读取操作时选定未被读取的位线并将未被读取的位线都连接到所述电源电压...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31