本实用新型专利技术涉及集成电路设计领域，为对应用于TDI CIS中的模拟累加器进行改进，大幅度提高累加器的有效累加级数，同时不增加电路的面积和功耗。为此，本实用新型专利技术采取的技术方案是，图像传感器寄生不敏感模拟累加器，包括运算放大器、N+1级积分器、采样开关和积分开关，每一级积分器由四个积分开关、两个积分电容、两个复位开关组成，在每一级积分器中设置有一个去耦开关，去耦开关连接在两个积分电容的上极板之间。本实用新型专利技术主要应用于集成电路设计。
【技术实现步骤摘要】
本技术涉及集成电路设计领域，特别涉及一种消除CMOS型TDI图像传感器中 模拟累加器的寄生的实现方法。具体讲，涉及CMOS图像传感器寄生不敏感模拟累加器。
技术介绍
时间延迟积分（TDI)图像传感器是一种特殊的单行图像传感器。相对于普通的 单行图像传感器，TDI图像传感器通过对同一物体的多次采集和像素信号的N次累加，由 于信号在累加过程中增加了N倍，而噪声在累加过程中增加了 倍，所以输出图像信噪比 (SNR)提高了倍。因此，TDI图像传感器可以在高移动速度，低光照强度的情况下，获得 低噪声的输出图像。 早期的TDI图像传感器主要通过C⑶图像传感器实现，这是由于C⑶图像传感器 可以实现电荷的无噪声累加。但是由于CCD技术采用高电压实现，难以和像素信号处理电 路集成，而随着CMOS技术的发展，M0S器件在噪声，暗电流，光响应等发面取得了显著的进 步，采用CMOS技术实现TDI图像传感器（TDICIS)开始得到广泛的研宄。 对于在电压域实现对像素累加的TDICIS，随着累加级数的提升，不仅受到电路噪 声的影响，同时也被电路寄生所限制。由于积分器内部寄生的影响，闲置积分器不会完全从 运算放大器的输入输出总线断开，而以小寄生电容的形式存在。对于寄生所带来的影响，可 以直观地理解为在每次积分时，寄生电容挂载在运放输入输出端，形成负反馈，减少积分效 果，从而降低累加效果，抑制了有效累加级数的提升。 图1为现有模拟累加器的结构图，包括运算放大器、N+1级积分器、采样开关和积 分开关，通过时间过采样技术，可以实现N级的像素信号累加。运算放大器采用全差分结构 实现，采样电容连接采样开关clkl、积分开关clk2与运算放大器的输入端，clkl连接至像 素信号或偏置电压。另一个采样开关clkl'跨接在运算放大器的输入输出端。每一级积分 器由四个积分开关、两个积分电容、两个复位开关组成。积分电容通过两个积分开关I和I' 连接至运算放大器的输入输出端。为了实现复位，复位开关Reset连接运放输入端与积分 电容下极板，复位开关Reset'连接两个积分电容的上极板。 图2为现有模拟累加器的时序图。该结构工作时，每一级积分器的工作状态可以 分为：复位阶段、采样阶段、积分阶段。 复位阶段：clkl、clkl'、Reset以及Reset'闭合，I以及I'断开。clkl'用于复位 运放输入输出端的电压，clkl用于采样输入电压，此时，运放失调被存储于采样电容中，以 便在积分阶段实现失调消除。Reset以及Reset'用于消除积分电容中的电荷，实现对积分 电容的复位。 采样阶段：clkl以及clkl'闭合，Reset、Reset'I以及I'断开。clkl'用于复位 运放输入输出端的电压，clkl用于米样输入电压。 积分阶段：以第x级积分器的积分阶段为例，clkl、clkl'、Resetx以及Resetx' 断开，clk2、Ix和lx'闭合。clk2、Ix和lx'形成积分回路，将采样电容内的电荷转移至积 分电容内。事实上，由于积分器内部寄生的影响，采样电容中的电荷无法全部转移至积分电 容内，而会被闲置积分器的等效寄生电容吸收一部分，从而降低累加效果。 闲置阶段：仅考虑第X级积分器，Reset、Reset'I以及I'断开，不影响当前积分 器的米样、复位和积分操作。
技术实现思路
为克服现有技术的不足，对应用于TDICIS中的模拟累加器进行改进，大幅度提高 累加器的有效累加级数，同时不增加电路的面积和功耗。为此，本技术采取的技术方案 是，CMOS图像传感器寄生不敏感模拟累加器，包括运算放大器、N+1级积分器、采样开关和 积分开关，每一级积分器由四个积分开关、两个积分电容、两个复位开关组成，在每一级积 分器中设置有一个去耦开关，去耦开关连接在两个积分电容的上极板之间。 与已有技术相比，本技术的技术特点与效果： 在现有模拟累加器中，积分器内部寄生的存在将抑制模拟累加器的有效累加级数 的提升。添加去耦开关，通过一定的时序操作，可以在不改变模拟累加器的工作原理的基础 上，实现对积分器内部寄生的消除，从而大幅度提升模拟累加器的有效累加级数。与现有模 拟累加器相比，所提出的方法结构简单，无功耗增加。【附图说明】 图1为现有模拟累加器的结构图。图2为现有模拟累加器的时序图。图3为本技术所提出的模拟累加器的结构图。图4为本技术所提出的模拟累加器的时序图。图5为积分器寄生在IDx闭合下的等效图。【具体实施方式】本技术对应用于TDI CIS中的模拟累加器进行改进，通过添加去耦开关削减 电路中寄生对累加级数的限制。其能够大幅度提高累加器的有效累加级数，同时不增加电 路的面积和功耗。 本技术采用的技术方案是： 图3为本技术所提出的模拟累加器的结构图，为了实现对寄生的消除，其在 现有累加器的基础上，在每一级积分器中添加一个去耦开关ID，连接两个积分电容的上极 板。该结构通过控制去耦开关实现对积分器内寄生的消除，大幅度提高累加器的有效累加 级数。 图4为本技术所提出模拟累加器的时序图。与现有累加器的时序相比，为了 不影响积分器的复位和积分阶段，去耦开关在复位阶段以及积分阶段时断开，而在采样阶 段以及闲置阶段闭合。图5为积分器寄生在IDx闭合下的等效图。通过IDx的闭合，在两 个积分器的下极板引入一个交流地，将处于运放输入输出端的寄生电容转为输入输出的对 地电容，从而消除寄生的影响。 为使本技术的目的、技术方案和优点更加清晰，下面将结合实例给出本实用 新型实施方式的具体描述。以128级的模拟累加器为例，简要论述累加器的工作原理。在 第1个周期内完成第1个积分器对第1个像素的采样和积分，第2个周期内完成第2个积 分器对第2个像素的米样和积分，直至第128个周期内完成第128个积分器对第128个像 素的采样和积分，最后第129个周期内完成第129个积分器对第1个像素的采样和积分，此 时，完成一个渡越时间内的操作。可以看出，一个渡越时间内完成了 129次曝光，实现了时间过采样。当一个积分器 在完成第128次积分的同时，读出标记使能，同时完成读出操作。当一个积分器完成了 128 次积分后，则需要在下一个采样周期内完成复位操作。从时序中可以看出，每一次复位操作 都是对第一个像素发生，而每一次读出操作都是对最后一个像素发生。【主权项】1. 一种CMOS图像传感器寄生不敏感模拟累加器，包括运算放大器、N+1级积分器、采样 开关和积分开关，每一级积分器由四个积分开关、两个积分电容、两个复位开关组成，其特 征是，在每一级积分器中设置有一个去耦开关，去耦开关连接在两个积分电容的上极板之 间。【专利摘要】本技术涉及集成电路设计领域，为对应用于TDI CIS中的模拟累加器进行改进，大幅度提高累加器的有效累加级数，同时不增加电路的面积和功耗。为此，本技术采取的技术方案是，图像传感器寄生不敏感模拟累加器，包括运算放大器、N+1级积分器、采样开关和积分开关，每一级积分器由四个积分开关、两个积分电容、两个复位开关组成，在每一级积分器中设置有一个去耦开关，去耦开关连接在两个积分电容的上极板之间。本技术主要应用于集成电路设计。【IP本文档来自技高网...
【技术保护点】
一种CMOS图像传感器寄生不敏感模拟累加器，包括运算放大器、N+1级积分器、采样开关和积分开关，每一级积分器由四个积分开关、两个积分电容、两个复位开关组成，其特征是，在每一级积分器中设置有一个去耦开关，去耦开关连接在两个积分电容的上极板之间。
【技术特征摘要】
【专利技术属性】
技术研发人员：徐江涛，黄福军，聂凯明，史再峰，高静，高志远，姚素英，
申请(专利权)人：天津大学，
类型：新型
国别省市：天津;12
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