具有提供多层压缩力的防分层结构的塑封器件制造技术

本发明专利技术提供一种塑封的多层半导体器件，包括：第一基板、第二基板和抗分层结构(ADS)。该ADS包括连接部和延展结构，并且被绝缘材料填充。通过ADS的机械锁住，减小了由于硅芯片和基板之间的热膨胀系数不匹配而产生的剪切应力。本发明专利技术能够提供具有更高可靠性和更长寿命的塑封半导体器件。

【技术实现步骤摘要】

本专利技术涉及半导体器件，具体地涉及塑封的多层半导体器件。
技术介绍
近年来，功率半导体已经被广泛地用于汽车电子、电源管理和自动化技术。通常组合这些功率半导体形成适应客户具体要求的模块。在这样的功率半导体模块中，一般将各个电子部件安装在基板上。基板通常是以夹层的形式制造，陶瓷板层夹在两个外金属板之间。这些金属板通常是由铜制成的，因为铜在导电性和导热性方面具有非常好的特性。具有铜/陶瓷/铜夹层结构的基板被称为直接覆铜(DBC)基板。DBC基板具有接合到陶瓷基底上的两层铜，承载大电流并提供高电压隔离。高功率IGBT模块通常用于工业中。期望该模块提供高达兆瓦(MW)的超高功率、长达15年的使用寿命以及高达200℃的工作温度。陶瓷基直接覆铜板常被用作电介质载体，硅树脂和塑料外壳则提供相应的密封。图1是根据现有技术的传统IGBT模块的示意图。与微电子相比，功率电子必须满足一系列苛刻的要求，如长的功率循环测试、具有高碰撞的振动测试和较长的使用寿命。因此，有很多关于该领域的专利技术。US6715203提供了一种用于具有通镀焊料的功率半导体模块的基板，包括两个金属板和陶瓷板，其中陶瓷板固定为金属板之间的层并且具有形成在其中的通孔。该基板是通过使金属板之一中的通孔与陶瓷板中的通孔对准并且将糊状焊料涂敷到基板的一面上来被通镀的。接着使基板经历炉步骤，以使糊状焊料流入通孔并且焊料使得两个金属板之间永久接触。然<br>而，具有焊料的通孔提供了陶瓷层两个表面的电连接。US6703707提供了一种半导体器件，其包括介于一对辐射元件之间的并且热和电连接到辐射元件的两个半导体芯片。辐射元件中的一个具有两个突出部并且突出部的前端连接到半导体芯片的主电极。辐射元件由含有Cu或Al为主要成分的金属材料制成。半导体芯片和辐射元件由树脂密封，具有外部暴露的辐射表面。然而，介于两个金属块之间的芯片不提供电压隔离。US5465898公开了提供的一种工艺，其中陶瓷金属基板是通过如下步骤制造的：在陶瓷层的任一侧上粘附金属箔以形成金属层并且通过在开口中放置金属制造贯通连接以形成桥，使得金属层通过直接接合而电连接在一起，并将金属体插入开口中以几乎填满它，同时金属体的表面提供有具有金属和反应气体的化学化合物的层。然而，金属桥形成了陶瓷层的两个表面的电连接。然而，模块的保护不足可能会导致其在严格的可靠性测试中失效。图2是根据现有技术的直接覆铜(DBC)基板在经过大约100次温度循环之后失效的照片。铜层与陶瓷层剥离，并且这种故障是由于陶瓷和接合铜之间的热膨胀系数(CTE)不匹配造成的。因此，存在对于提供高可靠性和长寿命的电子模块的未满足的需求。
技术实现思路
相应地，本文请求保护的专利技术是为了提供一种塑封的多层半导体器件。根据本文请求保护的专利技术的实施方式，一种塑封的多层半导体器件包括：第一基板，其包括至少一个第一复合层和至少一个第一通孔；第二基板，其包括至少一个第二复合层和至少一个第二通孔；和，至少一个抗分层结构(ADS)，其由塑封在半导体器件的至少一侧上且填充在第一基板和第二基板之间的绝缘材料制成。该ADS还包括连接部、第一延展结构和第二延展结构，第一延展结构和第二延展结构分别位于连接部的两侧，且具有比连接部大的横截面积；其中连接部穿过第一通孔和第二通孔，用于提供压缩力以防止多层半导体器件的分层。优选地，第一延展结构在第一基板的外表面上水平延展，第二延展结构在第二基板的外表面上水平延展，用于提供压缩力以防止多层半导体器件的分层。优选地，第一通孔的横截面积与第二通孔的不同。优选地，第一通孔的横截面积与第二通孔的相同。优选地，为了优化内部应力分布以减小应力集中的强度，第一通孔在不同的第一复合层中具有不同的横截面积，和/或第二通孔在不同的第二复合层中具有不同的横截面积。优选地，第一通孔在不同的第一复合层中具有相同的横截面积，和/或第二通孔在不同的第二复合层中具有相同的横截面积。优选地，第一复合层和/或第二复合层包含陶瓷层和至少一个金属层。第一通孔和/或第二通孔在陶瓷层中具有比在金属层中小的横截面积。在金属层中第一通孔和/或第二通孔包括台阶形状。优选地，绝缘材料是通过一次注塑成形的环氧树脂注塑化合物。本专利技术能够提供一种具有更高可靠性和更长寿命的塑封的多层半导体器件，通过ADS的机械锁住，减小了由于硅芯片和基板之间的热膨胀系数不匹配产生的剪切应力。此外，可以进一步减小半导体器件的重量和尺寸。附图说明在下文中参考附图更详细地描述本专利技术的实施方式，其中：图1是根据现有技术的常规IGBT模块的示意图；图2是根据现有技术的直接覆铜(DBC)基板在经过大约100次温度循环之后失效的照片；图3A是根据本文请求保护的专利技术的实施方式的没有过模塑的塑封的多层半导体器件的示意图；图3B是图3A的器件的第一DBC基板的放大图；图4A-D是根据本文请求保护的专利技术的第一、第二、第三和第四实施方式的没有过模塑的塑封的四个多层半导体器件的示意图；图5A-B是根据本文请求保护的专利技术的第一和第二实施方式的过模塑的两个塑封的多层半导体器件的示意图；图6是根据本文请求保护的专利技术的实施方式的制造塑封多层半导体器件的流程图；图7A-C示出了根据本文请求保护的专利技术的实施方式的分别是不具有ADS、具有在陶瓷和铜层上有不同直径孔的ADS和具有在陶瓷和铜层上有相同直径的孔的ADS的三个塑封多层半导体器件的剪切应力模拟结果；图8A-B示出了根据本文请求保护的专利技术的实施方式的分别是不具有ADS和具有ADS的两个塑封多层半导体器件的剪切应力模拟结果。具体实施方式在以下描述中，提出塑封的多层半导体器件作为优选的例子。本领域技术人员显而易见的是，包括添加和/或替换的修改可以在不脱离本专利技术的范围和精神的前提下进行。可以省略具体细节以免混淆本专利技术；然而，书面公开使本领域技术人员能够实践本文的教导，而不需要过多的实验。图3A是根据本专利技术请求保护的专利技术的一实施方式的塑封的多层半导体器件的示意图。完全塑封的器件300包括第一DBC基板301a、第二DBC基板301b、抗分层结构(ADS)302和电子部件303。第一DBC基板301a包括上部第一铜层303a、第一陶瓷层304a和下部第一铜层303b。第一DBC基板301a还包括由上部第一铜层303a中的...

【技术保护点】
一种塑封的多层半导体器件，包括：第一基板，其包含至少一个第一复合层和至少一个第一通孔；第二基板，其包含至少一个第二复合层和至少一个第二通孔；和至少一个抗分层结构(ADS)，其由填充在第一基板和第二基板之间的绝缘材料制成；其中ADS包含通过第一通孔和第二通孔的连接部、第一延展结构和第二延展结构；其中第一延展结构和第二延展结构分别位于连接部的两侧，且具有比连接部的横截面积更大的横截面积，提供压缩力以防止多层半导体器件的分层。

【技术特征摘要】
1.一种塑封的多层半导体器件，包括：
第一基板，其包含至少一个第一复合层和至少一个第一通孔；
第二基板，其包含至少一个第二复合层和至少一个第二通孔；和
至少一个抗分层结构(ADS)，其由填充在第一基板和第二基板之间
的绝缘材料制成；
其中ADS包含通过第一通孔和第二通孔的连接部、第一延展结构和
第二延展结构；
其中第一延展结构和第二延展结构分别位于连接部的两侧，且具有比
连接部的横截面积更大的横截面积，提供压缩力以防止多层半导体器件的
分层。
2.根据权利要求1所述的塑封的多层半导体器件，其中第一延展结
构在第一基板的外表面上水平延展，第二延展结构在第二基板的外表面上
水平延展。
3.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔的
横截面积与第二通孔的横截面积不同。
4.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔的
横截面积与第二通孔的横截面积相同。
5.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔在
不同的第一复合层中具有不同的横截面积，并且/或第二通孔在不同的第二
复合层中具有不同的横截面积，以优化内部应力分布，从而减小应力集中
的强度。
6.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔在
不同的第一复合层中具有相同的横截面积，并且/或第二通孔在不同的第二
复合层中具有相同的横截面积。
7.根据权利要求1所述的塑封的多层半导体器件，其中第一复合层
和/或第二复合层包含陶瓷层和至少一个金属层。
8.根据权利要求7所述的塑封的多层半导体器件，其中第一通孔和/

\t或第二通孔在陶瓷层中具有比在金属层中小的横截面积。
9.根据权利要求7所述的塑封的多层半导体器件，其中在金属层中
...

【专利技术属性】
技术研发人员：L·奥勒雷斯，叶月萍，张文楷，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：中国香港;81