本发明专利技术的半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，并含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A和元素D的组合为Al(铝)、Ga(镓)或者In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；表面区域，其设置在第二SiC外延层的表面，且相对于第二SiC外延层，元素A的浓度低、上述比大；n型第一SiC区域以及第二SiC区域；栅绝缘膜；栅电极；第一电极；以及与第一电极相反的一侧的第二电极。
【技术实现步骤摘要】
半导体装置相关申请的交叉引用:本申请以2013年8月I日提交的日本专利申请2013-160782号为基础，享受该申请的优先权利益。本申请通过参照该申请而包含该申请的全部内容。
本专利技术涉及一种半导体装置。
技术介绍
作为下一代的功率半导体器件用的材料，SiC(碳化硅)受到期待。SiC具有优良的物性:其与Si (硅)相比，带隙为3倍，击穿电场强度为约10倍且热传导系数为约3倍。如果有效利用该特性，则可以实现能够进行低损失且高温动作的功率半导体器件。 另一方面，SiC存在由于残余缺陷等而导致载流子的迁移率降低的问题。
技术实现思路
本专利技术要解决的课题在于提供一种使载流子的迁移率提高的半导体装置。 实施方式的半导体装置具备:n型第一 SiC外延层；p型第二 SiC外延层，其设置在第一 SiC外延层上，并含有P型杂质和η型杂质，在将P型杂质设定为元素Ajf η型杂质设定为元素D的情况下，元素A与元素D的组合是Al (铝)、Ga (镓)或者In (铟)和N(氮)的组合、B (硼)和P (磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ;表面区域，其设置在第二 SiC外延层表面，且元素A的浓度低于第二 SiC外延层，构成组合的元素D的浓度相对于元素A的浓度之比大于P型第二 SiC外延层；n型第一 SiC区域，其设置在第二 SiC外延层的表面，且深度大于等于第二SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面上与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其设置在表面区域上；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二 SiC区域上；以及第二电极，其设置在第一SiC外延层的与第一电极相反的一侧。 根据上述构成，可以提供使载流子的迁移率提高的半导体装置。 【附图说明】 图1是表示第一实施方式的半导体装置的示意截面图。 图2是表示第一实施方式的半导体装置的制造方法的工序流程图。 图3是表示第一实施方式的半导体装置的制造方法的示意截面图。 图4是表示第一实施方式的半导体装置的制造方法的示意截面图。 图5是表示第一实施方式的半导体装置的制造方法的示意截面图。 图6是表示第一实施方式的半导体装置的制造方法的示意截面图。 图7是表示第一实施方式的半导体装置的制造方法的示意截面图。 图8是表示第一实施方式的半导体装置的制造方法的示意截面图。 图9是说明共掺杂的作用的图。 图10是说明共掺杂的作用的图。 图11是说明共掺杂的作用的图。 图12是说明共掺杂的作用的图。 图13是说明共掺杂的作用的图。 图14是表示η型SiC的情况下的A1和N的浓度与薄膜电阻(sheet resistance,也称为薄层电阻或方块电阻)的关系的图。 图15是表示p型SiC的情况下的N和A1的浓度与薄膜电阻的关系的图。 图16A?图16D是表示第一实施方式的半导体装置的深度方向的杂质分布的图。 图17是表示第二实施方式的半导体装置的示意截面图。 【具体实施方式】 以下，参照附图对本专利技术的实施方式进行说明。此外，在以下的说明中，对相同的部件等标记相同的符号，对于说明过的部件等适当地省略其说明。 此外，在以下的说明中，n+、n、n_以及p+、p、p_的记号表示各导电型的杂质浓度的相对高低。即，n+表示与η相比，η型的杂质浓度相对高；η_表示与η相比，η型的杂质浓度相对低。此外，Ρ+表示与Ρ相比，Ρ型的杂质浓度相对高；ρ_表示与Ρ相比，Ρ型的杂质浓度相对低。此外，有时将η+型、η—型简单记载为η型，将ρ+型、ρ—型简单记载为ρ型。 (第一实施方式) 本实施方式的半导体装置具备:η型第一 SiC外延层；p型第二 SiC外延层，其设置在第一 SiC外延层上，并含有ρ型杂质和η型杂质，在将ρ型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素Α与元素D的组合是A1 (铝)、Ga (镓)或者In (铟)和N(氮)的组合、B(硼)和P(磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0 ;表面区域，其设置在第二 SiC外延层表面，且元素A的浓度低于第二 SiC外延层，构成组合的元素D的浓度相对于元素A的浓度之比大于P型第二 SiC外延层；n型第一 SiC区域，其设置在第二 SiC外延层的表面，且深度大于等于第二 SiC外延层的厚度；n型第二 SiC区域，其在第二 SiC外延层的表面上与η型第一 SiC区域分离地设置，且深度小于第二 SiC外延层的厚度；栅绝缘膜，其设置在表面区域上；栅电极，其设置在栅绝缘膜上；第一电极，其设置在第二 SiC区域上；以及第二电极，其设置在第一 SiC外延层的与第一电极相反的一侧。 在本实施方式中，优选表面区域的元素D的浓度相对于元素A的浓度之比为 0.9 ?1.1。 图1是表示作为本实施方式的半导体装置的MOSFET(Metal Oxide SemiconductorField Effect Transistor:金属氧化物半导体场效应晶体管)的构成的示意截面图。MOSFET 100是以载流子为电子的η型的纵型M0SFET。 该M0SFET100具备:具有第一面和第二面的η型SiC基板(η型SiC层)12。图1中，第一面是指图的上侧的面，第二面是指图的下侧的面。该SiC基板12是含有例如杂质浓度为1 X 1018?1 X 1019cm_3的、例如以N(氮)作为η型杂质的4H_SiC的SiC基板(η基板)。 在该SiC基板12的第一面上，例如形成有η型杂质的杂质浓度为5Χ1015?2 X 116CnT3的η型第一 SiC外延层(rTSiC层)14。rTSiC层14的膜厚例如为5 μ m?10 μ m。 在rTSiC层14上,形成有例如p型杂质的杂质浓度为I X 116Cm-3?5X 117Cm-3的P型第二 SiC外延层(P讲区域)16。P讲区域16的厚度例如为0.3 μ m?1.0 μ m。 p型第二 SiC外延层(P阱区域)16中共掺杂有P型杂质(第一 P型杂质)和η型杂质(第一 η型杂质)。并且，在将P型杂质设定为元素Α、将η型杂质设定为元素D的情况下，元素A与元素D的组合是Al(铝)、Ga(镓)或In(铟)与N(氮)的组合(第一组合)、B (硼)与P (磷)的组合(第二组合)中的至少一个组合，构成上述组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0。并且，对于构成上述组合的元素A的浓度为I X 116CnT3?5Χ 1017cnT3，从使M0SFET100的阈值合适的观点来看是优选的。 例如，在Al(铝)、Ga(镓)或In(铟)与N(氮)的第一组合的情况下，元素A也可以是从Al (铝)、Ga(镓)或In (铟)中选择的I种元素。此外，也可以由Al (元素A1)和Ga (元素A2)等2种元素或者Al (元素A1)、Ga (元素A2)和In (元素A3)这3种元素构成。在多个元素的情况下，将2种或者3种元素一并看作构成组合的元素A，满足上述的元素D的浓度本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备：n型第一SiC外延层；p型第二SiC外延层，其设置在所述第一SiC外延层上，并含有p型杂质和n型杂质，在将所述p型杂质设定为元素A、将所述n型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0；表面区域，其设置在所述第二SiC外延层表面，且所述元素A的浓度低于所述第二SiC外延层，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于所述p型第二SiC外延层；n型第一SiC区域，其设置在所述第二SiC外延层的表面，且深度大于等于所述第二SiC外延层的厚度；n型第二SiC区域，其在所述第二SiC外延层的表面上与所述n型第一SiC区域分离地设置，且深度小于所述第二SiC外延层的厚度；栅绝缘膜，其设置在所述表面区域上；栅电极，其设置在所述栅绝缘膜上；第一电极，其设置在所述第二SiC区域上；以及第二电极，其设置在所述第一SiC外延层的与所述第一电极相反的一侧。
【技术特征摘要】
2013.08.01 JP 2013-1607821.一种半导体装置，其特征在于，具备: η型第一 SiC外延层； P型第二 SiC外延层，其设置在所述第一 SiC外延层上，并含有P型杂质和η型杂质，在将所述P型杂质设定为元素Α、将所述η型杂质设定为元素D的情况下，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于0.33且小于1.0 ； 表面区域，其设置在所述第二 SiC外延层表面，且所述元素A的浓度低于所述第二 SiC外延层，构成所述组合的所述元素D的浓度相对于所述元素A的浓度之比大于所述P型第二 SiC外延层； η型第一 SiC区域，其设置在所述第二 SiC外延层的表面，且深度大于等于所述第二SiC外延层的厚度； η型第二 SiC区域，其在所述第二 SiC外延层的表面上与所述η型第一 SiC区域分离地设置，且深度小于所述第二 SiC外延层的厚度； 栅绝缘膜，其设置在所述表面区域上； 栅电极，其设置在所述栅绝缘膜上； 第一电极，其设置在所述第二 SiC区域上；以及 第二电极，其设置在所述第一 SiC外延层的与所述第一电极相反的一侧。2.如权利要求1所述的半导体装置，其特征在于， 所述表面区域的所述元素D...
【专利技术属性】
技术研发人员：西尾让司，清水达雄，饭岛良介，太田千春，四户孝，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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