用于浮体单元的互补FET注入制造技术

本发明专利技术涉及一种浮体存储单元(100)，该浮体存储单元(1000)包括：第一MOS晶体管(1100)和第二MOS晶体管(1200)，其中至少第二MOS晶体管具有浮体(1204)；其特征在于，第一MOS晶体管和第二MOS晶体管被构造成，电荷能够通过第一MOS晶体管向/从第二MOS晶体管的浮体移动。

【技术实现步骤摘要】
【国外来华专利技术】用于浮体单元的互补FET注入本专利技术涉及一种用于存储数据的半导体器件。更具体地，其涉及一种基于浮体(floating body)的存储单元。存储器件实际使用在用于各种目的的每一种集成电路中，例如用于保持变量和/或计算结果或用于存储输入的数据。取决于应用，使用的存储单元的数目可从一些比特变化至若干千兆字节。因此，为了降低成本，重要的是，提供可通过使用尽可能少量的硅面积来实现的存储架构。在这一方面，一种已知的方法在于，存储单元的实现依赖于浮体效应。特别地，基于浮体的存储单器件使用浮体晶体管的浮体效应，以在晶体管本身中存储数据。更具体地，通过改变存储在晶体管(也称作浮体晶体管)的电绝缘体中的电荷的量，可改变同一晶体管的阈值电压。无论在体中是否存在电荷，施加固定的栅极电压，流过晶体管的电流都发生改变。由于阈值电压是存储在体中的电荷的函数，因此通过改变器件的浮体中电荷的量，存储的值可通过读取同一器件的输出电流来得到。基于浮体的存储器,例如，从非专利文献“ANovel Low-Voltage Biasing Schemefor Double Gate FBC ；Z.Lu et al ；Electron Devices Meeting(IEDM),2010 IEEEInternat1nal，，已知。传统的方法具有如下缺陷，存储在浮体晶体管中的电荷通常必须通过复杂的产生方法来形成，例如栅极导致漏极泄露(Gidl)、通过晶闸管、通过热载流子的方法或碰撞电离的方法。这些复杂的产生方法通常需要复杂的架构，且对于电荷的产生不是特别有效。而且这些产生方法可能由于界面态的产生而使晶体管劣化。因此，本专利技术的一个目的是提供一种基于浮体的具有简单架构的存储单元。本专利技术进一步的目的是提供一种存储单元，其具有确保可靠性设计、和/或小的硅面积、和/或可使用低压电源操作的设计。特别地，本专利技术的实施方式可涉及一种浮体存储单元，该浮体存储单元包括:第一MOS晶体管和第二MOS晶体管，其中至少第二MOS晶体管具有浮体；其特征在于，第一MOS晶体管和第二 MOS晶体管被构造成，电荷能够通过第一 MOS晶体管向/从第二 MOS晶体管的浮体移动。这提供了有利的优势，即针对浮体存储单元实现紧凑的结构和简单的架构。而且，浮体存储单元可使用低压电源来操作，由此确保可靠性。在进一步有利的实施方式中，第二 MOS晶体管的浮体可连接至第一 MOS晶体管的漏极或源极。这提供了有利的优势，即架构进一步减少和简化，且第二 MOS晶体管的浮体中电荷的控制更加有效。在进一步有利的实施方式中，电荷可通过施加至第一 MOS晶体管和/或第二 MOS晶体管的漏极和/或源极和/或栅极的电压的静电引力，而向/从第二 MOS晶体管的浮体移动。这提供了有利的优势，即不需要复杂的电荷产生方法，且电荷可快速和/或可靠地向/从第二 MOS晶体管的浮体移动。在进一步有利的实施方式中，第二 MOS晶体管可在写操作期间设置成反转模式。针对为电子或空穴的存储电荷，将第二 MOS晶体管设置反转模式，提供了有利的优势，其增加了第二 MOS晶体管的浮体中的电荷数目。在进一步有利的实施方式中，至少第二 MOS晶体管可以为至少具有第一栅极和第二栅极的多栅晶体管；且第二栅极可用于朝着第二 MOS晶体管的浮体的底部吸引电荷。这提供了有利的优势，即增加了第二 MOS晶体管的浮体中的电荷数目。而且，这通过使电荷朝着把浮体与第二栅极隔离的绝缘层移动，提高了可靠性。在进一步有利的实施方式中，第一 MOS晶体管或第二 MOS晶体管中的一个可为pMOS，而第一 MOS晶体管或第二 MOS晶体管中的另一个可为nMOS。这提供了有利的优势，即浮体存储单元可使用标准CMOS技术来实现。在进一步有利的实施方式中，在浮体存储单元的写期间，写电流可流过第一 MOS晶体管和第二 MOS晶体管，而在浮体存储单元的读期间，读电流可仅流过第二 MOS晶体管。这提供了有利的优势，即读电流并非必须流过第一 MOS晶体管，由此降低读的时间并增加读电流值的精度，并且简化浮体存储单元的控制操作。此外，由于读和写操作分离，因此当I或O的写主要由第一 MOS晶体管执行，而读仅由第二 MOS晶体管执行时，可获得较高的可靠性。[0021 ] 此外，本专利技术的实施方式可涉及一种集成电路，该集成电路包括多个根据前述权利要求中的任一项的浮体存储单元。这提供了有利的优势，可实现具有用于存储器的小面积的集成电路。下文中将使用有利的实施方式并参照附图，通过示例的方式来更详细地描述本专利技术。所描述的实施方式仅仅是可能的构造，然而，如上所述，其中各个特征可相互独立地实现或可省略。附图中示出的相同的元件使用相同的附图标记。涉及在不同附图中示出的相同兀件的描述的一部分可省略。在附图中:图1示意性地例示了根据本专利技术的实施方式的浮体存储单元1000。图2-6示意性地例示了根据本专利技术的实施方式，用于实现图1的浮体存储单元的制造步骤中的一些。图7-10示意性地例示了图1的浮体存储单元的操作；并且图11和12示意性地例示了根据本专利技术的进一步实施方式的浮体存储单元2000。现在将参照图1对根据本专利技术的实施方式的浮体存储单元进行描述。从图1可看出，浮体存储单元1000包括pMOS晶体管1100和nMOS晶体管1200。PMOS晶体管包括源极1101、栅极1102和漏极1103。类似地，nMOS晶体管包括源极1201、栅极1202和漏极1203。pMOS晶体管1100的栅极1102和nMOS晶体管1200的栅极1202均与各自晶体管的体，即PMOS晶体管1100的体1104和nMOS晶体管1200的体1204重叠。两个晶体管1100和1200可通过绝缘体上硅技术、或通过FinFET技术、或通过能实现具有浮体的晶体管的其它技术来实现。更具体地，使用nMOS晶体管1200的体1204以便存储电荷，并充当浮体存储器件。同时，使用PMOS晶体管1100以便向/从nMOS晶体管1200的体1204注入和/或移除正和/或负电荷。特别地，从图1可看出，pMOS晶体管1100的漏极1203连接至nMOS晶体管1200的体1204。通过这一方式，通过操作pMOS晶体管1100，电荷可向并且从nMOS晶体管1200的体1204移动。因此，体1204中电荷的量可通过晶体管1100来控制。在以下内容中，根据本专利技术的实施方式，将参照图2至6描述图1的浮体存储单元1000的示意性制造方法。图2示意性地例示了浮体存储单元1000的有源区2300。特别地，该层表示半导体材料的层，其实现晶体管的体、源极和漏极。半导体材料可例如为硅、SiGe等。在绝缘体上硅(SOI)技术的情形下，该层2300表示被包括在晶体管的顶栅和底栅之间的硅层，也称作顶部氧化硅层和掩埋氧化硅层。特别地，有源区2300包括其中实现pMOS晶体管1100的PMOS区域2301和其中实现nMOS晶体管1200的nMOS区域2302。在优选实施方式中，有源区可通过例如具有低于lel7cnT3的掺杂浓度的杂质进行掺杂。虽然有源区2300例示为具有特定形状，但是允许浮体存储单元的结构的任意形状均可采用，在该结构中通过保持晶体管的方式来获得在这些晶体管中的一个的体中对电本文档来自技高网...

【技术保护点】
一种浮体存储单元(1000)，该浮体存储单元(1000)包括：第一MOS晶体管(1100)和第二MOS晶体管(1200)，其中至少所述第二MOS晶体管具有浮体(1204)；其特征在于所述第一MOS晶体管和所述第二MOS晶体管被构造成使得电荷能够通过所述第一MOS晶体管向/从所述第二MOS晶体管的浮体移动。

【技术特征摘要】
【国外来华专利技术】2012.05.09 FR 12542361.一种浮体存储单元(1000)，该浮体存储单元(1000)包括: 第一 MOS晶体管(1100)和第二MOS晶体管(1200)，其中至少所述第二MOS晶体管具有浮体(1204)； 其特征在于 所述第一 MOS晶体管和所述第二 MOS晶体管被构造成使得电荷能够通过所述第一 MOS晶体管向/从所述第二 MOS晶体管的浮体移动。2.根据权利要求1所述的浮体存储单元，其中 所述第二 MOS晶体管的浮体连接至所述第一 MOS晶体管的漏极或源极。3.根据权利要求1或2所述的浮体存储单元，其中 电荷通过对施加至所述第一 MOS晶体管和/或所述第二 MOS晶体管的漏极和/或源极和/或栅极的电压的静电引力，而向/从所述第二 MOS晶体管的浮体移动。4.根据前述权利要求中的任一...

【专利技术属性】
技术研发人员：F·霍夫曼，理查德·费朗，卡洛斯·马祖拉，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：法国;FR