主处理器与若干协处理器的嵌入式连接方法及连接接口技术

本发明专利技术提供了一种适于在单芯片系统内的主处理器和若干协处理器之间实现指令控制和数据传输的接口，该接口至少包含并行的由主处理器发往若干协处理器的一套指令信号,一套地址及写数据信号,和一套控制信号；该接口还至少包含由协处理器发往主处理器的,经过汇总电路合并的一套指令命中标示信号,一套数据信号和一套中断请求信号，协处理器还至少包含一整套片内总线接口,能够实现对总线从设备的独立访问。本发明专利技术的优点是：能够兼顾主处理器和若干协处理器之间数据传输和处理效率,实现接口的通用性和可复用性,且软件工具链友好的嵌入式主处理器和若干协处理器的连接。

【技术实现步骤摘要】
主处理器与若干协处理器的嵌入式连接方法及连接接口
本专利技术涉及集成电路中的嵌入式通用处理器接口
，尤其是涉及一种通用的主处理器与若干协处理器的嵌入式连接方法及装置。
技术介绍
在集成电路中的嵌入式系统中,为了减轻通用主处理器的计算负担,或特意增强系统在某方面(如浮点运算,图像处理,加解密等)的处理能力,往往为通用主处理器配备一个或若干协处理器,也称作加速处理单元。根据应用目标和应用场合的不同,协处理器的功能和结构往往相差较大,其与通用主处理器的接口也各有不同,尚没有统一的业界标准或通用的连接方法。目前,通用主处理器和协处理器的连接方法,大致可以分为如下三种：一是间接连接,即主处理器和协处理器间没有指令和数据交互通道,两者以相对独立的方式连接在片内总线上，各自独立地从总线读取指令,并独立地对总线上的从设备进行读写操作，两种处理器往往使用不同的指令集,编译工具链和调试工具链。两个处理器间的数据交互是通过片内总线和总线上挂载的从设备来中转完成的。这种间接连接方式，其优点是主处理器和协处理器选型灵活,只需要依照应用目标和处理器的性能指标进行独立选型即可。其缺点是主处理器和协处理器间没有数据直连通道,对于需要频繁进行数据交互的应用场景,交互效率较低；同时,在一套嵌入式系统中采用多套指令集,编译工具链和调试工具链,对于系统的后续开发会带来更大的成本和复杂度。二是通用协处理器接口,即主处理器和协处理器间通过主处理器规定的一套通用数据通道进行交互，协处理器没有独立的指令集,所有处理动作受主处理器控制，主处理器通过其指令集规定的几条数据传输指令,对协处理器的控制和状态寄存器进行读写操作,间接达到对协处理器进行细粒度控制的效果。协处理器不需要自己的指令集,编译工具链和调试工具链,但需要遵守主处理器规定的一套通用协处理器接口协议。协处理器没有独立的读写总线能力,所有的控制信息和数据流均由主处理器提供。这种通用协处理器接口的连接方式,其优点是指令集只采用主处理器的指令集,编译工具链和调试工具链即可,对于频繁的数据交互也有较高的传输效率。其缺点是仅通过几条数据传输指令,在实现对协处理器的复杂控制上,效率和灵活度都较低,从而间接导致协处理器无法高效完成一些较为复杂的计算任务。三是专用的紧耦合协处理器接口,即主处理器和协处理器间通过主处理器规定的一整套专用的指令通道,数据通道和控制通道进行交互。协处理器可以自行解码主处理器发出的指令,并独立完成指令规定的运算和控制任务；协处理器的数据一般通过独立的数据通道接入主处理器的总线读写通道,使协处理器具有独立且高效的总线读写能力。此外紧耦合的特点还体现在主处理器和协处理器控制流的同步上，通过独立的控制通道,主处理器的一系列控制和状态信息,如清空流水线,中断,跳转,停机等,会传递到协处理器内部,并影响协处理器的执行进程,达到两个处理器同步并行的控制效果。专用的紧耦合协处理器接口的连接方式,其优点是最大限度地提高了协处理器的数据传输和处理效率,且只需要支持指令扩展的一套编译工具链和调试工具链。其缺点是专用接口连接信号多,协议复杂,且主处理器和协处理器的内部电路都需要针对专用接口进行改动,降低了主处理器和协处理器模块的可复用性,并延长了嵌入式系统的开发周期。当主处理器需要与若干相同或不同的协处理器进行交互时,数据传输效率,接口的通用性和可复用性,以及软件工具链友好性的要求就更高。综上所述,设计一套能够兼顾数据传输和处理效率,可复用性强,且软件工具链友好的嵌入式主处理器和若干协处理器的连接方法,是嵌入式通用处理器接口
的一个重要课题。
技术实现思路
本专利技术要解决的问题是提供一种通用的主处理器与若干协处理器的嵌入式连接方法及连接接口。为解决上述技术问题，本专利技术采用的技术方案是：主处理器与若干协处理器的嵌入式连接方法，包含：主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息，供相关的协处理器收取和解析，指令信息为一组既定的指令集；将各协处理器发出的指令命中标志信号经过汇总合为一位总标志信息送往主处理器，只能有一个协处理器的指令命中标志信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息，供相关的协处理器收取和解析，地址信息为一组既定的地址编码，每个地址编码对应若干协处理器中的一组或多组可访问的寄存器；主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息，供相关的协处理器收取；若干协处理器发出的并行数据信息经过汇总合并为一组并行数据送往主处理器，同一时刻只能有一个协处理器的数据信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息，供相关的协处理器收取；各协处理器发出的中断请求信号经过汇总合并为一位总中断请求信号送往主处理器，同一时刻允许有多个协处理器的中断请求信号为有效值；每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及主处理器和所有协处理器共享同一个时钟和外部复位信号。主处理器与若干协处理器的嵌入式连接接口，包括主处理器、若干协处理器和所述主处理器与协处理器之间传输数据的接口，所述接口包括：对于每个协处理器，至少有一套由主处理器发出的并行的指令信号接收接口，主处理器通过广播的方式同时向每个协处理器发出指令信息；对于每个协处理器，至少有一个由协处理器发出的指令命中标志信号接口，若干协处理器的命中标志信号经标志汇总电路合并后，由主处理器进行接收；对于每个协处理器，至少有一套由主处理器发出的并行的地址信号接收接口，主处理器通过广播的方式同时向每个协处理器发出地址信息；对于每个协处理器，至少有一套由主处理器发出的并行的数据信号接收接口，主处理器通过广播的方式同时向每个协处理器发出数据信息；对于每个协处理器，至少有一套由协处理器发出的并行的数据信号接口，若干协处理器的并行数据信号经回读数据汇总电路合并后，由主处理器进行接收；对于每个协处理器，至少有一套由主处理器发出的控制信号接收接口，主处理器通过广播的方式同时向每个协处理器发出若干控制信号；对于每个协处理器，至少有一套由协处理器发出的中断请求信号接口，若干协处理器的中断请求信号经中断汇总电路合并后，由主处理器进行接收；对于每个协处理器，有一套独立的片内总线读写接口，通过该接口各协处理器可以自主地访问片内总线上的各个从设备；主处理器和所有协处理器共享同一个时钟和外部复位信号。进一步的，所述主处理器内部结构包括：主处理器的内核电路，主要实现通用处理器常规的计算和控制功能；指令广播单元，负责将主处理器每条指令周期内新取得的指令，以并行信号的形式广播到主处理器外部；指令命中监测单元，负责判断汇总后的指令命中标志信息是否为有效值，如被判断为无效值，则负责向内核电路发起本条指令为非法指令的标示信号；协处理器寄存器读写控制单元,负责将内核电路发起的对某个或多个协处理器的内部寄存器的写操作或读操作转化为对多个接口信号的一系列控制；协处理器控制单元,负责将对协处理器的控制信息以信号的形式广播到主处理器外部；中断请求收集单元，负责接收经过汇总的中断请求信号,并将有效的中断请求传递给内核电路。进一步的，所述协处理器内部结构包括：协处理器内核电路,主要实现指令本文档来自技高网...

【技术保护点】
主处理器与若干协处理器的嵌入式连接方法，其特征在于包含：主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息，供相关的协处理器收取和解析，指令信息为一组既定的指令集；将各协处理器发出的指令命中标志信号经过汇总合为一位总标志信息送往主处理器，只能有一个协处理器的指令命中标志信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息，供相关的协处理器收取和解析，地址信息为一组既定的地址编码，每个地址编码对应若干协处理器中的一组或多组可访问的寄存器；主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息，供相关的协处理器收取；若干协处理器发出的并行数据信息经过汇总合并为一组并行数据送往主处理器，同一时刻只能有一个协处理器的数据信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息，供相关的协处理器收取；各协处理器发出的中断请求信号经过汇总合并为一位总中断请求信号送往主处理器，同一时刻允许有多个协处理器的中断请求信号为有效值；每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及主处理器和所有协处理器共享同一个时钟和外部复位信号。...

【技术特征摘要】
1.主处理器与若干协处理器的嵌入式连接方法，其特征在于包含：主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息，供相关的协处理器收取和解析，指令信息为一组既定的指令集；将各协处理器发出的指令命中标志信号经过汇总合为一位总标志信息送往主处理器，只能有一个协处理器的指令命中标志信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息，供相关的协处理器收取和解析，地址信息为一组既定的地址编码，每个地址编码对应若干协处理器中的一组或多组可访问的寄存器；主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息，供相关的协处理器收取；若干协处理器发出的并行数据信息经过汇总合并为一组并行数据送往主处理器，同一时刻只能有一个协处理器的数据信号为有效值；主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息，供相关的协处理器收取；各协处理器发出的中断请求信号经过汇总合并为一位总中断请求信号送往主处理器，同一时刻允许有多个协处理器的中断请求信号为有效值；每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及主处理器和所有协处理器共享同一个时钟和外部复位信号。2.主处理器与若干协处理器嵌入式连接的接口，其特征在于所述接口包括：对于每个协处理器，至少有一套由主处理器发出的并行的指令信号接收接口，主处理器通过广播的方式同时向每个协处理器发出指令信息；对于每个协处理器，至少有一个由协处理器发出的指令命中标志信号接口，若干协处理器的命中标志信号经标志汇总电路合并后，由主处理器进行接收；对于每个协处理器，至少有一套由主处理器发出的并行的地址信号接收接口，主处理器通过广播的方式同时向每个协处理器发出地址信息；对于每个协处理器，至少有一套由主处理器发出的并行的数据信号接收接口，主处理器通过广播的方式同时向每个协处理器发出数据信息；对于每个协处理器，至少有一套由协处理器发出的并行的数据信号接口，若干协处理器的并行数据信号经回读数据汇总电路合并后，由主处理器进行接收；对于每个协处理器，至少有一套由主处理器发出的控制信号接收接口，主处理...

【专利技术属性】
技术研发人员：王粟，
申请(专利权)人：天津国芯科技有限公司，
类型：发明
国别省市：天津;12