一种适用于PowerPC处理器的高可靠指令Cache制造技术

一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，具有较好的使用价值。

【技术实现步骤摘要】
一种适用于PowerPC处理器的高可靠指令Cache
本专利技术涉及数字计算机
，特别是一种适用于PowerPC处理器的高可靠指令Cache。
技术介绍
通常情况下，计算机程序是放在内存中的，处理器从内存读取指令并执行。但内存的访问速度较慢，对于目前的流水线处理器，执行一条指令的时间是1个处理器时钟周期，而访问内存的时间是30-100个处理器时间周期。为了解决内存访问速度慢的问题，最常用的方法是在处理器和内存之间设置一个容量较小，但访问速度快的高速存储器，即Cache。对于PowerPC等RISC处理器，存储体系结构一般采用哈佛结构，即程序的指令存储和数据存储分开，因此在处理器的取指单元和内存之间设置指令Cache，在处理器的数据载入/存储单元与内存之间设置数据Cache，两者独立。对于PowerPC处理器，因其指令长度固定，而数据长度可以在字节和四字之间变化，指令Cache和数据Cache的设计存在一定的差异。在一些应用场合，如航天应用场合，因外太空辐射的影响，Cache的存储体可能在辐射作用下出现翻转，即Cache存储体中的值因单粒子事件出错，导致程序执行出现错误，因此需要一种高可靠的Cache。
技术实现思路
本专利技术解决的技术问题是：克服现有技术的不足，提供了一种适用于PowerPC处理器的高可靠指令Cache，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题。本专利技术的技术解决方案是：一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，其中AXI总线接口单元，从外部PowerPC处理器的内存中读取指令后送至指令Cache块缓存器、校验码生成逻辑；指令Cache块缓存器，当命中检查为否时，接收指令后进行缓存，然后将指令送至指令寄存器，同时将当前指令对应的新标签添加至标签存储CAM，进而更新标签存储CAM中的标签，将当前指令送至指令Cache的数据存储体中新标签对应的地址存储；所述的指令均与唯一的标签对应，标签包括指令在指令Cache的数据存储体中的存储地址、校验码；指令Cache控制器，控制命中检查器进行命中检查，如果命中检查为是，则读取指令Cache的数据存储体中的指令送至指令寄存器，如果命中检查为否，则控制AXI总线接口单元从PowerPC处理器的内存中读取指令后送至指令Cache块缓存器、校验码生成逻辑；指令Cache的数据存储体，存储指令；命中检查器，读取外部PowerPC处理器中地址生成器生成的地址，然后取外部PowerPC处理器中标签存储CAM中的标签进行比对，如果比对一致，则输出命中检查为是，否则输出命中检查为否；指令寄存器，接收指令后进行存储；指令校验电路，读取指令寄存器存储的指令，同时读取指令校验码读出寄存器存储的校验码，然后进行ECC+Parity校验，将校验通过的指令送至PowerPC处理器使用；指令校验码读出寄存器，接收校验码并存储；校验码生成逻辑，接收指令后使用ECC+Parity生成校验码，并送至校验码缓存器存储；校验码缓存器，接收校验码生成逻辑发送的校验码，将校验码依次送至检验码存储体存储；检验码存储体，当命中检查为是时，将当前命中检查标签对应的校验码送至指令校验码读出寄存器，当命中检查为否时，读取校验码缓存器中的校验码并送至指令校验码读出寄存器。本专利技术与现有技术相比的优点在于：(1)本专利技术指令Cache装置，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性；(2)本专利技术指令Cache装置通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，另外，本专利技术指令Cache装置中ECC+Parity校验码的生成在写指令Cache之前生成，校验码的检查在指令寄存器之后进行，不会影响指令Cache的访问时间，在提高PowerPC处理器可靠性的同时，不会降低PowerPC处理器的性能。附图说明图1为本专利技术一种适用于PowerPC处理器的高可靠指令Cache结构图；图2为本专利技术Cache中指令Cache数据存储体的访问时序图；图3为本专利技术一种适用于PowerPC处理器的高可靠指令Cache信息流程图。具体实施方式本专利技术针对现有技术的不足，提出一种适用于PowerPC处理器的高可靠指令Cache，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，另外本专利技术指令Cache装置通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，而且ECC+Parity校验码的生成在写指令Cache之前生成，校验码的检查在指令寄存器之后进行，不会影响指令Cache的访问时间，在提高PowerPC处理器可靠性的同时，不会降低PowerPC处理器的性能，下面结合附图对本专利技术进行详细说明。如图1为本专利技术一种适用于PowerPC处理器的高可靠指令Cache结构图，包括指令单元的取指地址生成器1.1、指令寄存器1.3、指令校验码读出寄存器1.4、指令校验逻辑1.2、指令Cache控制器2.1、指令Cache存储体中的标签存储体CAM3.1、命中检查器3.2、指令Cache的数据存储RAM3.3、指令Cache块缓存器3.4、校验码生成逻辑3.5、校验码缓存器3.6、校验码存储器RAM3.7、AXI总线接口单元4，其中1.1是指令单元的取指地址生成器，计算下一条指令的取指地址，并寄存输出给指令Cache控制器和指令Cache存储体。2.1是指令Cache控制器，根据取指地址、Cache存储器反馈的命中情况，控制是否需要将取指地址输出给总线接口单元，请求总线接口单元从内存读取Cache块，以及控制Cache存储体的替换策略。3.1是指令Cache存储体中的标签存储体CAM，CAM按多路组相联的组织结构保存Cache块的标签信息，包括Cache块的有效性、Cache块地址等，标签存储体CAM根据取指地址进行索引，产生多路命中信号。3.2是命中检查逻辑，检查标签存储体CAM输出的命中信号，是否有命中，以及是否有多路命中等情况。3.3是指令Cache的数据存储RAM，也是本专利技术进行可靠性设计的保护对象，指令Cache的数据存储RAM以Cache块为单元进行组织管理，数据RAM的组织结构与CAM的组织结构完全一致，每个Cache块为32字节。在根据取指地址索引查找CAM时，也会索引查找数据存储RAM，然后根据CAM的命中情况选择一路Cache块数据输出。当Cache不命中时4.1是总线接口单元，负责从内存读数据，并寄存输出给指令Cache存储体的写指令Cache块缓存器；3.4是指令Cac本文档来自技高网...

【技术保护点】
一种适用于PowerPC处理器的高可靠指令Cache，其特征在于包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，其中AXI总线接口单元，从外部PowerPC处理器的内存中读取指令后送至指令Cache块缓存器、校验码生成逻辑；指令Cache块缓存器，当命中检查为否时，接收指令后进行缓存，然后将指令送至指令寄存器，同时将当前指令对应的新标签添加至标签存储CAM，进而更新标签存储CAM中的标签，将当前指令送至指令Cache的数据存储体中新标签对应的地址存储；所述的指令均与唯一的标签对应，标签包括指令在指令Cache的数据存储体中的存储地址、校验码；指令Cache控制器，控制命中检查器进行命中检查，如果命中检查为是，则读取指令Cache的数据存储体中的指令送至指令寄存器，如果命中检查为否，则控制AXI总线接口单元从PowerPC处理器的内存中读取指令后送至指令Cache块缓存器、校验码生成逻辑；指令Cache的数据存储体，存储指令；命中检查器，读取外部PowerPC处理器中地址生成器生成的地址，然后取外部PowerPC处理器中标签存储CAM中的标签进行比对，如果比对一致，则输出命中检查为是，否则输出命中检查为否；指令寄存器，接收指令后进行存储；指令校验电路，读取指令寄存器存储的指令，同时读取指令校验码读出寄存器存储的校验码，然后进行ECC+Parity校验，将校验通过的指令送至PowerPC处理器使用；指令校验码读出寄存器，接收校验码并存储；校验码生成逻辑，接收指令后使用ECC+Parity生成校验码，并送至校验码缓存器存储；校验码缓存器，接收校验码生成逻辑发送的校验码，将校验码依次送至检验码存储体存储；检验码存储体，当命中检查为是时，将当前命中检查标签对应的校验码送至指令校验码读出寄存器，当命中检查为否时，读取校验码缓存器中的校验码并送至指令校验码读出寄存器。...

【技术特征摘要】
1.一种适用于PowerPC处理器的高可靠指令Cache，其特征在于包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，其中AXI总线接口单元，从外部PowerPC处理器的内存中读取指令后送至指令Cache块缓存器、校验码生成逻辑；指令Cache块缓存器，当命中检查为否时，接收指令后进行缓存，然后将指令送至指令寄存器，同时将当前指令对应的新标签添加至标签存储CAM，进而更新标签存储CAM中的标签，将当前指令送至指令Cache的数据存储体中新标签对应的地址存储；所述的指令均与唯一的标签对应，标签包括指令在指令Cache的数据存储体中的存储地址、校验码；指令Cache控制器，控制命中检查器进行命中检查，如果命中检查为是，则读取指令Cache的数据存储体中的指令送至指令寄存器，如果命中检查为否，则控制AXI总线接口单...

【专利技术属性】
技术研发人员：吴军，梁洁玫，吴一帆，杨桦，刘波，夏冰冰，高瑛珂，刘鸿瑾，龚健，姜宏，郭兵，许娜，
申请(专利权)人：北京控制工程研究所，
类型：发明
国别省市：北京,11