一种片内双总线架构制造技术

本发明专利技术提供了一种片内双总线架构，包括数据一致性总线、高效总线，数据一致性总线用于维护各个主机之间的数据一致性，高效总线用于实现不同主机与不同从机之间高效访问，CPU通过数据一致性总线对外访问，主机通过一致性总线或高效总线对外访问，主机对外访问的路径通过总线矩阵选择单元进行配置。本发明专利技术有益效果：使用了片内系统采用双总线的概念，一套是数据一致性总线，可以维护各个主机之间的数据一致性，一套是高性能、低延时的高效总线，可以根据需求切换数据通路，既可以满足数据一致性的应用需求，也可以满足高效总线的应用需求。也可以满足高效总线的应用需求。也可以满足高效总线的应用需求。

【技术实现步骤摘要】
一种片内双总线架构


[0001]本专利技术属于SoC芯片设计领域，尤其是涉及一种片内双总线架构。

技术介绍

[0002]现代高性能处理器中都带有缓存数据的组件(cache)，多核系统设计需要考虑处理器缓存数据的一致性，防止处理器使用过时的数据从而导致运行出错。因此一致性总线应运而生，它保证了各个处理器缓存数据的一致性，使得多个处理器可以共同处理同一项事务，让处理器的性能得到了很好得发挥。在此基础上，CPU与其它主机之间也会存在数据交互，所以也有维护数据一致性的需求，完备性的数据一致性总线不仅可以维护CPU之间的数据一致性，而且也可以维护CPU与其它主机之间的数据一致性。
[0003]由于需要维护数据一致性，总线中的信号需要包含数据一致性协议(一般地，例如MESI缓存一致性协议)相关的功能，也会导致总线的操作过于复杂，每次数据一直性能的传输，总线都会向每个需要维护数据一致性的主机询问最新的数据是否修改，是否在主机本地缓存。从而导致每次传输总线上的延时相对较大，影响系统传输性能。

技术实现思路

[0004]有鉴于此，本专利技术旨在提出一种片内双总线架构，以解决总线的操作过于复杂，每次传输总线上的延时相对较大，影响系统传输性能的问题。
[0005]为达到上述目的，本专利技术的技术方案是这样实现的：
[0006]第一方面本专利技术提供了，一种片内双总线架构，包括数据一致性总线、高效总线；
[0007]所述数据一致性总线用于维护各个主机之间的数据一致性；
[0008]所述高效总线用于实现主机与从机之间高效访问；
[0009]CPU通过数据一致性总线对外访问，主机通过一致性总线或高效总线对外访问；
[0010]所述主机对外访问的路径通过总线矩阵选择单元进行配置。
[0011]进一步的，所述CPU内至少包含一级Cache；
[0012]所述片内双总线架构为多核架构。
[0013]进一步的，所述总线矩阵选择单元基于高效总线设计；
[0014]主机或CPU访问数据通路时均可访问存储空间，每个主机均连接有单独的总线矩阵选择单元。
[0015]进一步的，所述数据一致性总线符合数据一致性总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问；
[0016]所述高效总线符合高效总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问。
[0017]进一步的，主机与总线矩阵选择单元间可选的设有异步总线桥。
[0018]第二方面本专利技术提供了，一种应用第一方面任一所述的片内双总线架构的CPU访问从机的方法，所述数据一致性总线包括到数据一致性总线桥、数据一致性总线矩阵、到高
效总线桥；
[0019]所述高效总线包括高效总线矩阵；
[0020]在片内双总线架构中对于CPU访问从机，数据通路依次为CPU、数据一致性总线矩阵、到高效总线桥、总线矩阵选择单元、从机。
[0021]第三方面本专利技术提供了，一种应用第一方面任一所述的片内双总线架构的CPU访问从机的方法，所述数据一致性总线包括到数据一致性总线桥、数据一致性总线矩阵、到高效总线桥；
[0022]所述高效总线包括高效总线矩阵；
[0023]在片内双总线架构中对于主机访问从机：
[0024]当数据走一致性数据通路时，数据通路依次为主机、总线矩阵选择单元、到数据一致性总线桥、数据一致性总线矩阵、到高效总线桥、总线矩阵选择单元、从机；
[0025]当数据走高效数据通路时，数据通路依次为主机、总线矩阵选择单元、高效总线矩阵、总线矩阵选择单元、从机。
[0026]相对于现有技术，本专利技术所述的一种片内双总线架构具有以下有益效果：
[0027]本专利技术所述的一种片内双总线架构，使用了片内系统采用双总线的概念，一套是数据一致性总线，可以维护各个主机之间的数据一致性，一套是高性能、低延时的高效总线，可以根据需求切换数据通路，既可以满足数据一致性的应用需求，也可以满足高效总线的应用需求。
附图说明
[0028]构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0029]图1为本专利技术实施例所述的一种片内双总线架构示意图。
具体实施方式
[0030]需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。
[0031]下面将参考附图并结合实施例来详细说明本专利技术。
[0032]如图1所示：一种片内双总线架构，包括数据一致性总线、高效总线，数据一致性总线为用于维护各个主机之间的数据一致性的数据一致性总线矩阵，主机与主机之间的数据一致性通过数据一致性总线矩阵实现，高效总线为用于实现不同主机与不同从机之间高效访问的高效总线矩阵，CPU只通过数据一致性总线对外访问，主机通过一致性总线或高效总线对外访问，主机对外访问的路径通过主机内的软件配置。
[0033]CPU内至少包含一级Cache，片内双总线架构为多核架构。
[0034]总线矩阵选择单元是基于高效总线设计，总线矩阵选择主机访问的数据通路是通过数据一致性总线数据通路还是高效总线数据通路，选择主要通过总线矩阵选择单元控制，主机或CPU在访问每种数据通路时均可以访问存储空间，另外每个主机对应的总线矩阵选择单元可以单独控制，可以实现一个主机走一致性数据通路，而另一个主机走高效数据通路。
[0035]数据一致性总线矩阵符合数据一致性总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问。
[0036]高效总线矩阵符合高效总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问。
[0037]异步总线桥这个模块是可选的，对于面积较大，频率频率要求较高的主机，在IC实现时可以考虑做成硬核，同时增加异步桥，减小硬核时序与外部时序的依赖关系。
[0038]一种片内双总线架构的CPU访问从机的方法：
[0039]数据一致性总线包括到数据一致性总线桥、数据一致性总线矩阵、到高效总线桥，高效总线包括高效总线矩阵。
[0040]数据通路依次为CPU、数据一致性总线矩阵、到高效总线桥、总线矩阵选择单元、从机。CPU的访问只能通过一致性总线矩阵，无法通过高效数据总线矩阵，在实际应用中，CPU访问从机的性能不会成为系统应用的瓶颈。
[0041]一种片内双总线架构的主机访问从机的方法：
[0042]数据一致性总线包括到数据一致性总线桥、数据一致性总线矩阵、到高效总线桥，高效总线包括高效总线矩阵。
[0043]如果主机访问从机选择走一致性数据通路，数据通路依次为主机、总线矩阵选择单元、到数据一致性总线桥、数据一致性总线矩阵、到高效总线桥、总线矩阵选择单元、从机。
[0044]如果主本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片内双总线架构，其特征在于：包括数据一致性总线、高效总线；所述数据一致性总线用于维护各个主机之间的数据一致性；所述高效总线用于实现主机与从机之间高效访问；CPU通过数据一致性总线对外访问，主机通过一致性总线或高效总线对外访问；所述主机对外访问的路径通过总线矩阵选择单元进行配置。2.根据权利要求1所述的一种片内双总线架构，其特征在于：所述CPU内至少包含一级Cache；所述片内双总线架构为多核架构。3.根据权利要求1所述的一种片内双总线架构，其特征在于：所述总线矩阵选择单元基于高效总线设计；主机或CPU访问数据通路时均可访问存储空间，每个主机均连接有单独的总线矩阵选择单元。4.根据权利要求1所述的一种片内双总线架构，其特征在于：所述数据一致性总线符合数据一致性总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问；所述高效总线符合高效总线协议，支持多主机接口、多从机接口，支持同一个周期不同主机接口到不同从机接口的访问。5.根据权利要求1所述的一种片内双总线架构...

【专利技术属性】
技术研发人员：林海波，王勇，肖佐楠，郑茳，
申请(专利权)人：天津国芯科技有限公司，
类型：发明
国别省市：