参考存储胞的偏压产生器及偏压提供方法技术

本发明专利技术公开了一种参考存储胞的偏压产生器及偏压提供方法。参考存储胞的偏压产生器包括数据读取检测器、截止信号产生器以及输出级控制器。数据读取检测器接收感测放大器致能信号以及感测放大器闩锁信号。数据读取检测器依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号。截止信号产生器接收并依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的起始时间与依据时间延迟而决定。输出级控制器依据截止信号以提供或中断偏压提供信号的产生。

【技术实现步骤摘要】
参考存储胞的偏压产生器及偏压提供方法
本专利技术是有关于一种串行接口快闪存储器，且特别是有关于一种适用于串行接口快闪存储器的参考存储胞的偏压产生器。
技术介绍
在现有的
中，对串行接口快闪存储器进行读取动作时，所需要对参考存储胞的栅极的偏压动作会造成所谓的读取干扰的效应。上述的读取干扰的效应会依据参考存储胞的栅极被偏压的电压大小以及被偏压的时间长短有关。而读取干扰会降低串行接口快闪存储器的读取边界(readmargin)，进而影响到串行接口快闪存储器的表现。在现有的
中，串行接口快闪存储器中施加于参考存储胞的偏压，在串行接口快闪存储器执行读取动作时，尤其是连续地址读取动作，是持续的施加在参考存储胞的栅极上，因此，在长期的接收偏压电压作用的情况下，通常造成此存储胞劣化。特别是，在低工作频率下操作的串行接口快闪存储器，施加在参考存储胞上的偏压的时间长度更长，其参考存储胞所产生的损毁将更为严重。
技术实现思路
本专利技术提供一种参考存储胞的偏压产生器及其偏压产生方法，有效降低快闪存储器的读取干扰。本专利技术的参考存储胞的偏压产生器，适用于串行接口快闪存储器，包括数据读取检测器、截止信号产生器以及输出级控制器。数据读取检测器接收感测放大器致能信号以及感测放大器闩锁信号。数据读取检测器依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号。截止信号产生器耦接数据读取检测器。截止信号产生器接收并依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的起始时间与依据时间延迟而决定。输出级控制器耦接截止信号产生器。输出级控制器依据截止信号的触发以中断偏压提供信号的产生。本专利技术的参考存储胞的偏压电压的提供方法，适用于串行接口快闪存储器，包括：接收感测放大器致能信号以及感测放大器闩锁信号，依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号；依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的启动时间依据时间延迟而决定；以及，依据截止信号的触发以中断偏压提供信号的产生。基于上述，本专利技术提供一种参考存储胞的偏压产生器及其偏压产生方法，在快闪存储器为低频率的操作下可适时的切断提供给参考存储胞的偏压，有效降低快闪存储器的读取干扰。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1为本专利技术实施例的一参考存储胞的偏压产生器的示意图。图2A为本专利技术另一实施例的偏压产生器的示意图。图2B为本专利技术一实施例的输出级控制器的实施方式。图2C为本专利技术一实施例的输出级控制器的另一实施方式。图2D为本专利技术实施例的偏压产生器的波形图。图3为本专利技术实施例的脉波产生器的一实施方式。图4为本专利技术实施例的参考存储胞的偏压电压的提供方法的流程图。其中，附图标记说明如下：100：偏压产生器110、210：数据读取检测器120、220：截止信号产生器130、230、240：输出级控制器211、212、235：脉波产生器213、232：SR闩锁器221：延迟器222：与非门231：参考存储胞触发逻辑电路233：偏压产生控制器234：电压提供器RD_SIG：读取动作信号SET、RESET、OUT：脉波信号SSAEN：感测放大器致能信号SSALAT：感测放大器闩锁信号DET：检测信号DDET：延迟检测信号OFFSIG：截止信号OFFP：截止信号脉波TD：时间延迟VG、VG1、VG2：偏压电压SAEN：感测放大器致能输出信号SALAT：感测放大器闩锁输出信号S、R、CK、Q、D：端点AND1～AND6：与门IO：输出输入信号CLK：时脉信号DFF1、DFF2：D型触发器INV1、INV2：反向器OR1、OR2：或门NOR1：或非门VDD：电源电压IN：输入信号RD_MODE：读取模式信号S410～S430：偏压电压的提供方法的步骤具体实施方式以下请参照图1，图1绘示本专利技术实施例的一参考存储胞的偏压产生器100的示意图。偏压产生器100适用于串行接口快闪存储器中，例如是串行周边界面(SerialPeripheralInterface,SPI)的快闪存储器。偏压产生器100包括数据读取检测器110、截止信号产生器120以及输出级控制器130。数据读取检测器110接收感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT，此二信号均为同步时序系统中的时序信号，依据感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT的转态点来产生检测信号DET。截止信号产生器120耦接数据读取检测器110。截止信号产生器120接收并依据检测信号DET以通过时间延迟来产生截止信号OFFSIG，其中，截止信号OFFSIG的起始时间依据时间延迟而决定，且其起始时间可不需与时脉信号CLK同步。输出级控制器130耦接截止信号产生器120。输出级控制器130针对截止信号OFFSIG分别与感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT进行逻辑运算以产生感测放大器致能输出信号SAEN以及感测放大器闩锁输出信号SALAT。输出级控制器130并依据截止信号OFFSIG来中断产生偏压提供信号，并据以中断偏压电压VG的产生动作。在本专利技术实施例中，输出级控制器130可以依据所接收的读取模式信号RDMODE以及读取动作信号RD_SIG来启动提供偏压电压VG至参考存储胞的动作。其中，读取动作信号RD_SIG可以选自连续发生的连续读取信号或伴随连续读取信号产生的地址触发计数信号。在本专利技术一可能实施例中，读取动作信号RD_SIG也可改以感测放大器致能信号SSAEN或截止信号OFFSIG取代。另外，当串行接口快闪存储器的读取动作工作在较低的操作频率的情况下，由于输出级控制器130会依据所产生的截止信号OFFSIG来中断偏压电压VG的产生动作，并且在连续地址的读取动作被执行时，输出级控制器130可依据读取动作信号RD_SIG或被重置的截止信号OFFSIG来重新启动提供偏压电压VG至参考存储胞的动作。因此，本专利技术可避免参考存储胞在长期接收偏压电压作用所造成的劣化，提升存储器的可靠度。值得注意的是，数据读取检测器110是依据感测放大器闩锁输出信号SSALAT以及感测放大器致能信号SSAEN的转态点来产生检测信号DET。在此实施例中，检测信号DET是一个同步时序信号，其中，数据读取检测器110依据感测放大器致能信号SSAEN被致能的转态点来重置检测信号DET等于第一逻辑电平，数据读取检测器110并依据感测放大器闩锁信号SSALAT被致能的转态点来设定检测信号DET等于第二逻辑电平，其中，第一与第二逻辑电平互补。上述的感测放大器致能信号SSAEN被致能的转态点可以是感测放大器致能信号SSAEN由逻辑低电平转态到逻辑高电平的转态点，感测放大器闩锁信号SSALAT被致能的转态点同样可以是感测放大器闩锁信号SSALAT由逻辑低电平转态到逻辑高电平的转态点。当然，感测放大器致能信号SSAEN被致能的转态点也可以是感测放大器致能信号SSAEN由逻辑高电平转态到逻辑低电平的转态点，感测放大器闩锁信号SSALAT被致能的转态点同样可以是感测放大器闩锁信号SSALAT由逻辑高电平转态到逻辑低电平的转态点。也就是说，感测放大本文档来自技高网...

【技术保护点】
一种参考存储胞的偏压产生器，适用于一串行接口快闪存储器，包括：一数据读取检测器，接收一感测放大器致能信号以及一感测放大器闩锁信号，依据该感测放大器致能信号以及该感测放大器闩锁信号的转态点来产生一检测信号；一截止信号产生器，耦接该数据读取检测器，接收并依据该检测信号以通过一时间延迟来产生一截止信号，其中该截止信号的启动时间依据该时间延迟而决定；以及一输出级控制器，耦接该截止信号产生器，该输出级控制器并依据该截止信号的触发以中断一偏压提供信号的产生。

【技术特征摘要】
1.一种参考存储胞的偏压产生器，适用于一串行接口快闪存储器，包括：一数据读取检测器，接收一感测放大器致能信号以及一感测放大器闩锁信号，依据该感测放大器致能信号的转态点以及该感测放大器闩锁信号的转态点来产生一检测信号；一截止信号产生器，耦接该数据读取检测器，接收并依据该检测信号以通过一时间延迟来产生一截止信号，其中该截止信号的启动时间依据该时间延迟而决定；以及一输出级控制器，耦接该截止信号产生器，该输出级控制器并依据该截止信号的触发以中断一偏压提供信号的产生，其中该偏压产生器依据该偏压提供信号以启动或中断提供一偏压电压至该串行接口快闪存储器的参考存储胞的栅极。2.如权利要求1所述的参考存储胞的偏压产生器，其中该输出级控制器依据该截止信号的重置或一读取动作信号以重新提供该偏压提供信号的产生。3.如权利要求2所述的参考存储胞的偏压产生器，其中该读取动作信号为一连续读取信号、伴随该连续读取信号产生的一地址触发计数信号、该感测放大器致能信号、或被重置的该截止信号。4.如权利要求1所述的参考存储胞的偏压产生器，其中该数据读取检测器依据该感测放大器致能信号被致能的转态点来重置该检测信号等于一第一逻辑电平，该数据读取检测器并依据该感测放大器闩锁信号被致能的转态点来设定该检测信号等于一第二逻辑电平，其中该第一逻辑电平及该第二逻辑电平互补。5.如权利要求1所述的参考存储胞的偏压产生器，其中该数据读取检测器包括：一第一脉波产生器，依据该感测放大器闩锁信号被致能的转态点来产生一第一脉波信号；一第二脉波产生器，依据该感测放大器致能信号被致能的转态点来产生一第二脉波信号；以及一SR闩锁器，具有重置端、设定端以及输出端，其设定端以及重置端分别耦接该第一脉波产生器及该第二脉波产生器，其输出端产生该检测信号。6.如权利要求5所述的参考存储胞的偏压产生器，其中各该第一脉波产生器、第二脉波产生器包括：一第一D型触发器，具有时脉端、数据端、重置端以及输出端，其数据端耦接至一电源电压，其重置端接收该感测放大器致能信号或该感测放大器闩锁信号；一第二D型触发器，具有时脉端、数据端、重置端以及输出端，其数据端耦接至该电源电压，其时脉端接收一时脉信号，其重置端耦接至该第一D型触发器的重置端；一第一反向器，其输入端接收该时脉信号，其输出端耦接至该第一D型触发器的时脉端；一或非门，其二输入端分别耦接该第一D型触发器及该第二D型触发器的输出端；以及一第一与门，其二输入端分别耦接至该第一D型触发器的重置端以及该或非门的输出端，其输出端产生该第一脉波信号或该第二脉波信号。7.如权利要求1所述的参考存储胞的偏压产生器，其中该截止信号产生器延迟该检测信号以产生一延迟检测信号，该截止信号产生器还依据该检测信号以及该延迟检测信号来产生该截止信号。8.如权利要求7所述的参考存储胞的偏压产生器，其中该截止信号产生器包括：一延迟器，耦接该数据读取检测器以接收该检测信号，该延迟器还延迟该检测信号该时间延迟以产生该延迟检测信号；以及一与非门，耦接该数据读取检测器以及该延迟器，该与非门接收该延迟检测信号以及该检测信号以产生该截止信号。9.如权利要求1所述的参考存储胞的偏压产生器，其中该输出级控制器针对该截止信号分别与该感测放大器致能信号以及该感测放大器闩锁信号进行逻辑运算以产生一感测放大器致能输出信号以及一感测放大器闩锁输出信号。10.如权利要求9所述的参考存储胞的偏压产生器，其中该感测放大器致能输出信号以及该感测放大器闩锁输出信号在下降缘与该感测放大器致能信号以及该感测放大器闩锁信号不...

【专利技术属性】
技术研发人员：林宏学，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71