存储单元及存储阵列的擦除方法技术

一种存储单元及存储阵列的擦除方法。所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，所述存储单元的擦除方法包括：施加第一偏置电压至所述P型阱区；施加第二偏置电压至所述漏极；施加第三偏置电压至所述源极；施加-6V～-8V电压至所述第一控制栅极；施加-6V～-8V电压至所述第二控制栅极；施加8V～9V电压至所述中间电极；所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。本发明专利技术提供的存储单元及存储阵列的擦除方法，提高了存储器的耐久性。

【技术实现步骤摘要】
存储阵列的擦除方法
本专利技术涉及存储器
，特别涉及一种存储单元及存储阵列的擦除方法。
技术介绍
非易失性存储器(NVM，Non-volatileMemory)是指掉电后存储的数据不会消失的存储器。通常，非易失性存储器包括可擦除可写入只读存储器(EPROM)、电可擦除可写入只读存储器(EEPROM)以及闪存。目前存在两种基本类型的非易失性存储器存储单元结构：堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。图1是现有的一种双分离栅存储单元的剖面结构示意图。所述存储单元包括：P型阱区100，所述P型阱区100位于半导体衬底内；位于所述P型阱区100上方的中间电极140；对称分布于所述中间电极140两侧的第一存储位和第二存储位。其中，所述第一存储位包括漏极111、第一浮栅121以及第一控制栅极131；第二存储位包括源极112、第二浮栅122以及第二控制栅极132。所述漏极111和所述源极112为N型扩散区，位于所述P型阱区100内部；所述第一控制栅极131、所述第一浮栅121、所述第二控制栅极132以及所述第二浮栅122位于所述P型阱区100上方。现有技术中，对所述存储单元进行擦除操作时施加的电压如图2所示。结合图1和图2，所述存储单元的擦除方法包括：施加0V电压至所述P型阱区100；施加0V电压至所述漏极111；施加0V电压至所述源极112；施加-6V～-8V电压至所述第一控制栅极131；施加-6V～-8V电压至所述第二控制栅极132；施加8V～9V电压至所述中间电极140。通过执行上述擦除方法，施加至所述第一控制栅极131上的电压耦合至所述第一浮栅121，施加至所述第二控制栅极132上的电压耦合至所述第二浮栅122，浮栅与所述中间电极140之间形成强电场。在所述强电场的作用下，存储于所述第一浮栅121和所述第二浮栅122中的电子通过隧穿氧化层从所述中间电极140流走，实现对所述存储单元的擦除操作。然而，采用上述擦除方法对所述存储单元进行多次擦除后，所述存储单元的读取电流越来越小，无法满足对存储器的耐久性要求。
技术实现思路
本专利技术解决的是存储器耐久性低的问题。为解决上述问题，本专利技术提供一种存储单元的擦除方法，所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，所述存储单元的擦除方法包括：施加第一偏置电压至所述P型阱区；施加第二偏置电压至所述漏极；施加第三偏置电压至所述源极；施加-6V～-8V电压至所述第一控制栅极；施加-6V～-8V电压至所述第二控制栅极；施加8V～9V电压至所述中间电极；所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。可选的，所述第一偏置电压的电压值为-1.5V～-3V。可选的，所述P型阱区位于半导体衬底的深N阱隔离区内。可选的，所述半导体衬底为P型衬底。基于上述存储单元的擦除方法，本专利技术还提供一种存储阵列的擦除方法，所述存储阵列包括M条字线、M条第一控制栅线、M条第二控制栅线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，M、N为正整数；所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，第m行存储单元的中间电极均连接第m条字线，第m行存储单元的第一控制栅极均连接第m条第一控制栅线，第m行存储单元的第二控制栅极均连接第m条第二控制栅线，第n列存储单元的漏极均连接第n条位线，第n列存储单元的源极均连接第n条源线，1≤m≤M，1≤n≤N；所述存储阵列的擦除方法包括：施加第一偏置电压至待擦除存储单元的P型阱区；施加第二偏置电压至与所述待擦除存储单元连接的位线；施加第三偏置电压至与所述待擦除存储单元连接的源线；施加-6V～-8V电压至与所述待擦除存储单元连接的第一控制栅线；施加-6V～-8V电压至与所述待擦除存储单元连接的第二控制栅线；施加8V～9V电压至与所述待擦除存储单元连接的字线；施加0V电压至未与所述待擦除存储单元连接的位线；施加0V电压至未与所述待擦除存储单元连接的源线；施加0V电压至未与所述待擦除存储单元连接的第一控制栅线；施加0V电压至未与所述待擦除存储单元连接的第二控制栅线；施加0V电压至未与所述待擦除存储单元连接的字线；所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。可选的，所述第一偏置电压的电压值为-1.5V～-3V。可选的，所述P型阱区位于半导体衬底的深N阱隔离区内。可选的，所述半导体衬底为P型衬底。可选的，所述存储阵列为EEPROM存储阵列。可选的，所述存储阵列为闪存阵列。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的存储单元及存储阵列的擦除方法，通过对存储单元的P型阱区、漏极以及源极施加电压值为负的偏置电压，使施加在P型阱区的负电压耦合至存储单元的浮栅，增大浮栅与字线之间的电压差，从而增大存储单元进行擦除操作后的读取电流，提高存储器的耐久性。附图说明图1是现有的一种双分离栅存储单元的剖面结构示意图；图2是现有技术中擦除图1所示的存储单元时施加的电压示意图；图3是图1所示的存储单元的读取电流与擦除操作时的中间电极电压的关系示意图；图4是图1所示的存储单元的读取电流与擦除操作时的控制栅极电压的关系示意图；图5是本专利技术实施例擦除存储单元时施加的电压示意图；图6是本专利技术实施例的存储单元的读取电流与擦除操作时的漏极电压和P阱电压之和的关系示意图；图7是本专利技术实施例的存储阵列的版图示意图；图8是对本专利技术实施例的存储阵列进行擦除操作的版图示意图。具体实施方式耐久性是衡量存储器可靠性的一个重要指标，是指存储器经过多次擦除操作后其读取电流大小仍然满足要求。对于图1所示的存储单元，其进行擦除操作后的读取电流大小与施加的擦除电压相关。为研究图1所示的存储单元的读取电流与施加的擦除电压之间的具体关系，专利技术人采用现有技术的擦除方法对图1所示的存储单元进行了两次验证。第一次验证时，对所述存储单元进行多次擦除操作，进行每次擦除操作时，施加至所述P型阱区100的电压相同，施加至所述漏极111的电压相同，施加至所述源极112的电压相同，施加至所述第一控制栅极131的电压相同，施加至所述第二控制栅极132的电压相同，改变施加至所述中间电极140的电压。以每次擦除操作时施加至所述P型阱区100、所述漏极111以及所述源极112的电压均为0V、施加至所述第一控制栅极131和所述第二控制栅极132的电压均为-8V为例，图3是每次擦除操作后的读取电流与擦除操作时施加至所述中间电极140的电压(简称中间电极电压)的关系示意图。参考图3，横坐标为中间电极电压，单位：V；纵坐标为读取电流，单位：μA；图例◆表示第一存储位的读取电流及其对应的中间电极电压，图例■表示第二存储位的读取电流及其对应的中间电极电压。从图3可以获知，在施加至所述P型阱区100、所述漏极111、所述源极112、所述第一控制栅极131以及所述第二控制栅极132的电压固定时，施加至所述中间电极140的电压越高，擦除操作后的读取电流越大。第二次验证时，对所述存储单元进行多次本文档来自技高网...

【技术保护点】
一种存储单元的擦除方法，所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，其特征在于，所述存储单元的擦除方法包括：施加第一偏置电压至所述P型阱区；施加第二偏置电压至所述漏极；施加第三偏置电压至所述源极；施加‑6V～‑8V电压至所述第一控制栅极；施加‑6V～‑8V电压至所述第二控制栅极；施加8V～9V电压至所述中间电极；所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。

【技术特征摘要】
1.一种存储阵列的擦除方法，所述存储阵列包括M条字线、M条第一控制栅线、M条第二控制栅线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，M、N为正整数；所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，第m行存储单元的中间电极均连接第m条字线，第m行存储单元的第一控制栅极均连接第m条第一控制栅线，第m行存储单元的第二控制栅极均连接第m条第二控制栅线，第n列存储单元的漏极均连接第n条位线，第n列存储单元的源极均连接第n条源线，1≤m≤M，1≤n≤N；所述存储阵列的擦除方法包括：施加第一偏置电压至待擦除存储单元的P型阱区；施加第二偏置电压至与所述待擦除存储单元连接的位线；施加第三偏置电压至与所述待擦除存储单元连接的源线；施加-6V～-8V电压至与所述待擦除存储单元连接的第一控制栅线；施加-6V～-8V电压至与所述待擦除存储单元连接的第二控制栅线；施加8V～9V电压至与所述待擦除存储单元连接的字线；施加...

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31