具有部分硅化的字线的垂直NAND装置及其制造方法制造方法及图纸

一种三维存储装置，包括衬底(100)和半导体沟道(151)。该半导体沟道的至少一个端部基本上垂直于该衬底的主表面延伸。该装置还包括设置(102)为邻近半导体沟道的至少一个电荷存储区域(114)和具有条状、基本上平行于该衬底的该主表面延伸的多个控制栅极电极。该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极和位于第二装置层级中的第二控制栅极电极。该多个控制栅极电极的每一个包括基本上无硅化物的第一边缘表面(102D)，该第一边缘表面面对该半导体沟道和该至少一个电荷存储区域，硅化物(128)，位于该控制栅极电极的其余表面上。控制栅极电极之间设置有空气间隙。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种三维存储装置，包括衬底(100)和半导体沟道(151)。该半导体沟道的至少一个端部基本上垂直于该衬底的主表面延伸。该装置还包括设置(102)为邻近半导体沟道的至少一个电荷存储区域(114)和具有条状、基本上平行于该衬底的该主表面延伸的多个控制栅极电极。该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极和位于第二装置层级中的第二控制栅极电极。该多个控制栅极电极的每一个包括基本上无硅化物的第一边缘表面(102D)，该第一边缘表面面对该半导体沟道和该至少一个电荷存储区域，硅化物(128)，位于该控制栅极电极的其余表面上。控制栅极电极之间设置有空气间隙。【专利说明】具有部分硅化的字线的垂直NAND装置及其制造方法
本专利技术总体上涉及半导体装置领域，具体而言涉及三维垂直NAND串和其它三维装置及其制造方法。
技术介绍
三维垂直NAND串公开在T.Endoh, et.al.的文章中，标题为Novel Ultra HighDensity Memory With A Stacked-Surrounding Gate Transistor (S-SGT) StructuredCell, IEDM Proc.(2001)33-36。然而，该NAND串每个单元仅提供一个位。而且，NAND串的有源区域通过相对困难且耗时的工艺形成，其涉及重复地形成间隔壁且蚀刻衬底的一部分，导致大致的圆锥有源区域形状。
技术实现思路
一实施例涉及三维存储装置，包括衬底和半导体沟道。半导体沟道的至少一个端部基本上垂直于衬底的主表面延伸。该装置还包括设置为邻近半导体沟道的至少一个电荷存储区域和具有条形形状基本上平行于衬底的主表面延伸的多个控制栅极电极。多个控制栅极电极至少包括位于第一装置层级的第一控制栅极电极和位于第二装置层级的第二控制栅极电极，第二装置层级位于衬底的主表面之上且在第一装置层级之下。多个控制栅极电极的每一个包括基本上无硅化物的第一边缘表面，所述第一边缘表面面对半导体沟道和至少一个电荷存储区域，以及位于控制栅极电极的其余表面上的硅化物。 另一个实施例涉及制造三维存储装置的方法。该方法包括提供多个柱，其基本上垂直于衬底的主表面延伸，其中每个柱包括具有半导体沟道的芯、具有隧道电介质的第一外壳、具有电荷存储材料的第二外壳和具有阻挡电介质的第三外壳。每个柱由衬底的主表面之上的第一材料和第二材料的交替层堆叠围绕。第一材料包括IV族半导体控制栅极材料。第二材料包括牺牲材料，并且该堆叠包括分开第一柱和第二柱的至少一个沟槽。该方法还包括去除牺牲材料层以在半导体控制栅极材料各层之间形成空气间隙，并且在半导体控制栅极材料层通过去除牺牲层暴露的表面上形成硅化物。 【专利附图】【附图说明】 图1A是示出在制造根据一实施例的三维存储装置的方法中一个步骤的示意性侧视截面图。 图1B是示出在制造根据一实施例的三维存储装置的方法中另一个步骤的示意性侧视截面图。 图1C是示出在制造根据一实施例的三维存储装置的方法中另一个步骤的示意性侧视截面图。 图1D是示出在制造根据一实施例的三维存储装置的方法中另一个步骤的示意性侧视截面图。 图1E是示出在制造根据一实施例的三维存储装置的方法中另一个步骤的示意性侧视截面图。 图1F是示出在制造根据一实施例的三维存储装置的方法中另一个步骤的示意性侧视截面图。 图2是根据一实施例的存储装置的平面图。还示出了图1的方法中所用的支撑掩模样式。 图3A是根据一实施例的垂直NAND串的侧视截面图。 图3B是根据另一个实施例的另一个垂直NAND串的侧视截面图。 图4是根据一实施例的存储装置的平面图。 【具体实施方式】 实施例包括单片三维NAND串和制造三维NAND串的方法。在一实施例中，NAND串可形成有单一垂直沟道。在一个方面中，垂直沟道具有实心杆形状。在该方面中，整个沟道包括半导体材料。在另一个方面中，垂直沟道具有空心圆筒形状。在该方面中，垂直沟道包括非半导体芯，由半导体沟道外壳围绕。芯可不填充或者可填充有绝缘材料，例如氧化硅或氮化硅。可替换地，NAND串可具有U形状(也称为管状)，其两个垂直沟道翼部分用连接翼部的水平沟道连接。在一个方面中，U状或管状沟道可为实心的,如实心杆状垂直沟道NAND。在另一个方面中,U状或管状沟道可为空心筒形状,如空心筒管状垂直沟道NAND。U-状管沟道可被填充的或不填充的。制造两个单一垂直沟道和U状NAND串的分开前后侧的方法教导于共同在审美国专利申请系列号N0.12/827，947中，以引用方式全文结合于本文，用于教导分开前侧和后侧的工艺方法。制造两个单一垂直沟道和U状NAND串的结合前后侧的方法教导于共同在审美国专利申请系列号N0.13/083，775中，以引用方式全文结合于本文，用于教导组合前侧和后侧的工艺方法。 垂直沟道位成本可扩展(Bit Cost Scalable, BiCS)NAND存储器和U-状(即管状)BiCS (p-BiCS)被开发来用于超高密度存储装置。 然而，早期的BiCS和p-BiCS 3D NAND架构遭受相对高的控制栅极/字线电阻和电容。这些电阻和电容降低了单元效率且增大了存储装置的功耗。 专利技术人已经发现，BiCS和p-BiCS工艺的改造使得可以改善控制栅极/字线的硅化。控制栅极/字线的硅化降低了控制栅极/字线的电阻，导致装置功耗的降低并且提供单元效率的增加。BiCS和p-BiCS的另外改造方法包括在相邻装置层级中的控制栅极/字线的空间间隙(即在垂直分隔控制栅极之间的空气间隙)降低控制栅极/字线之间的电容。这也导致装置功耗上的降低并且提高单元效率。 如本文所用，术语“控制栅极”和“字线”是指相同的导电实体。控制栅极可看作字线的一部分，其设置为邻近且控制NAND单元阵列中的一个NAND单元。字线控制阵列中的多个NAND单元。因此，字线可看作是导电实体连接控制栅极的一部分。然而，应理解，字线及其控制栅极部分可在相同的步骤中形成，并且可包括一个或多个导电层，如下面所描述。 图1A-1F示出了根据本专利技术一实施例的制造三维存储装置(例如，垂直NAND串)的方法。在该实施例中，衬底100提供有第一材料层102和第二材料层104的交替层堆叠，其形成在衬底100的主表面10a之上。 衬底100可为本领域中已知的任何半导体衬底，诸如单晶硅、诸如硅-锗或硅-锗-碳的IV-1V族化合物、II1-V族化合物、I1-VI族化合物、在这样衬底上的外延层、或者任何其它半导体或非半导体材料，诸如氧化硅、玻璃、塑料、金属或陶瓷衬底。衬底100可包括制作于其上的集成电路，例如用于存储装置的驱动电路。 层102和104可通过适当的沉积方法沉积在衬底100之上，诸如溅射、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、分子束外延(MBE)法等。优选地，第一材料层102适合于用作控制栅极。适当的材料包括但不限于:重掺杂IV族半导体，诸如硅(例如，多晶硅)、硅锗、碳化硅等。半导体可为P-型或η-型掺杂的，并且具有117CnT3和121CnT3之间的掺杂浓度。 第二材料层104包括牺牲材料。可采用与第本文档来自技高网...

【技术保护点】
一种三维存储装置，包括：衬底；半导体沟道，该半导体沟道的至少一个端部基本上垂直于该衬底的主表面延伸；至少一个电荷存储区域，设置为邻近半导体沟道；以及多个控制栅极电极，具有条形形状，基本上平行于该衬底的该主表面延伸，其中该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极和位于第二装置层级中的第二控制栅极电极，该第二装置层级位于该衬底的该主表面之上且在该第一装置层级之下；其中每一个该多个控制栅极电极包括：第一边缘表面，其基本上无硅化物；该第一边缘表面面对该半导体沟道和该至少一个电荷存储区域；以及硅化物，位于该控制栅极电极的其余表面上。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J阿尔斯梅尔，P拉布金，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：发明
国别省市：美国;US