提供了一种用于制造半导体结构的解决方案。该半导体结构包括使用一组外延生长周期生长在基板上的多个半导体层。在每个外延生长周期期间，生长具有拉伸应力或压缩应力中的一个的第一半导体层，然后直接在第一半导体层上生长具有拉伸应力或压缩应力中的另一个的第二半导体层。一组生长条件中的一个或多个、一层或两层的厚度、和/或层之间的晶格失配，可以被配置成在层之间的界面的最小百分比内产生目标级别的压缩和/或拉伸应力。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】提供了一种用于制造半导体结构的解决方案。该半导体结构包括使用一组外延生长周期生长在基板上的多个半导体层。在每个外延生长周期期间，生长具有拉伸应力或压缩应力中的一个的第一半导体层，然后直接在第一半导体层上生长具有拉伸应力或压缩应力中的另一个的第二半导体层。一组生长条件中的一个或多个、一层或两层的厚度、和/或层之间的晶格失配，可以被配置成在层之间的界面的最小百分比内产生目标级别的压缩和/或拉伸应力。【专利说明】用于减少应力半导体化合物中的穿透位错的外延技术 对相关申请的引用 本申请要求2012年2月1日提交的题目为"Epitaxy Technique for Reduction of Threading Dislocations in Stressed Nitride-Based Semiconductor Compounds，' 的共同未决的美国临时申请61/593, 426的优先权，该申请通过引用被包括在此。本发 明的多个方面涉及2012年12月3日提交的题目为"Epitaxy Technique for Growing Semiconductor Compounds"的美国专利申请13/692, 191，该申请通过引用被包括在此。
本公开内容一般地涉及生长半导体化合物，并且更具体地涉及用于这种生长的外 延技术，该技术能够在半导体化合物中产生低位错密度。
技术介绍
对于发光器件，比如发光二极管（LED)，特别是深紫外LED (DUV LED)，最小化半导 体层中的位错密度和裂痕数量增加器件的功效。为了这一点，一些方法已经试图在图案化 的基板上生长低缺陷的半导体层。这些方法通常依赖于减小在外延生长的半导体层中存在 的应力。 例如，减小在外延生长层中的应力累积的一种方式依赖于使用微通道外延（MCE) 图案化底层基板。利用MCE，将窄通道用作包含来自基板的低缺陷信息的成核中心。掩膜中 的开口用作微通道，其将晶体信息传递给过度生长层，而掩膜防止位错转移到过度生长层。 结果，过度生长层可能变得无位错。MCE的三维结构也提供另一优点来释放应力。残留的应 力可被高效地释放，因为过度生长层容易变形。在另一种方式中，在位错密度大量集中的位 置应用掩膜，以阻挡它们的进一步传播。 其它方式依赖于外延生长基于III族氮化物的半导体超晶格。该超晶格结构减轻 氮化铝（A1N)/蓝宝石模板和后续的厚Al xGai_xN(0 < X < 1)层之间的应变差。对于比如 DUV LED的器件，厚的AlGaN外延层（例如几微米量级的AlGaN外延层）对于减小电流聚集 是所需的。使用超晶格方式，生长出AlN/AlGaN超晶格以减小二轴拉伸应变，并且在蓝宝石 上生长出3μπι厚的八1 (|.26&(|.#而没有任何裂痕。类似地，图1A中示出的超晶格结构可包括 周期结构，每个元素2A-2D由半导体材料的交替的子层构成，在这些子层中具有不同的极 化和不同的累积应力。这种超晶格可以用于最小化由于改变超晶格元素的子层中的应力而 造成的位错密度。 虽然超晶格方式允许对外延生长氮化物的半导体层中的拉伸和压缩应力进行一 些控制时，这些方式不能以均匀的成分外延生长基于氮化物的半导体层。为了生长这种层， 已开发了各种氮和铝空位。例如，可以使用迁移增强的金属有机化学气相沉积外延生长技 术（利用ΝΗ 3脉冲流）生长高质量的Α1Ν层。可以使用各种生长模式来减小穿透位错。另 夕卜，图1Β和1C示出了根据现有技术的用于制造 Α1Ν多层缓冲层的另一种方式。具体地，图 1Β示出用于ΝΗ3脉冲流生长的气流序列，而图1C示出了 Α1Ν缓冲层的示意结构。在第一步 中，使用NH3脉冲流生长沉积A1N成核层和初始A1N层。通过A1N成核层的合并工艺实现 低穿透位错密度。例如，如从透射电子显微镜（TEM)图像横截面观察到的，A1N缓冲层上的 AlGaN层的刃型和螺型的位错密度被分别报告为3. 2xl09和3. 5X108cm_2。
技术实现思路
本专利技术的多个方面提供了制造半导体结构提供一种解决方案。该半导体结构包 括使用一组外延生长周期生长于基板上的多个半导体层。在每一个外延生长周期期间，具 有拉伸应力或压缩应力其中之一的第一半导体层生长，随后是在第一半导体层上的第二半 导体层的生长，第二半导体层具有拉伸应力或压缩应力中的另一个。一组生长条件中的一 或多个、一或两个层的厚度，和/或层间的晶格失配可以被配置以创建在层间界面的最小 百分比内的目标等级的压缩和/或剪应力。可以基于足够将层内最小组的位错从主要在c 轴方向的方向转到主要在层的c面的方向的剪应力的量来选择压缩和/或剪应力的目标等 级。 本专利技术的第一方面提供一种制造半导体结构的方法，该方法包括：使用一组外延 生长周期来在基板上生长多个位于半导体层，其中每个外延生长周期包括：外延生长具有 拉伸应力或压缩应力中一个的第一半导体层，和直接在第一半导体层上外延生长具有拉伸 应力或压缩应力中的另一个的第二半导体层，其中在第一和第二半导体层间的一组生长条 件的变化导致第一和第二半导体层间界面面积的至少百分之十具有剪应力，该剪应力比在 两组具有至少〇. 01 %的晶格失配的III族氮化物半导体层间存在的剪应力大。 本专利技术的第二方面提供一种半导体结构，该结构包括：基板、基板上的多个半导体 层，该多个半导体层包括一组周期，每个周期包括：第一半导体层，其中第一半导体具有拉 伸应力或压缩应力中的一个，和直接在第一半导体层上的第二半导体层，其中第二半导体 层具有该拉伸应力或压缩应力中的另一个，其中在第一和第二半导体层间的一组生长条件 变化导致第一和第二半导体层间界面面积的至少百分之十具有剪应力，该剪应力比在两组 具有至少0. 01 %的晶格失配的III族氮化物半导体层间存在的剪应力大。 本专利技术的第三方面提供一种制造半导体结构的方法，该方法包括：使用一组外延 生长周期在基板上生长多个III族氮化物半导体层，其中每个外延生长周期包括：外延生长 具有拉伸应力或压缩应力其中之一的第一 III族氮化物半导体层，和直接在第一半导体层上 外延生长第二III族氮化物半导体层，该第二III族氮化物半导体层具有该拉伸应力或压缩应 力中的另一个，其中外延生长第一半导体层和外延生长第二半导体层使用的V族前体和III 族前体的摩尔比率差别至少10%，以及其中，第一或第二半导体层中至少一个的厚度、第一 和第二半导体层间晶格失配或第一和第二半导体层间一组生长条件的变化中的至少一个 被选择来在第一和第二半导体层间界面的至少10%面积中创建剪应力，该剪应力足够将第 一半导体层内最小百分比的位错从主要在C轴方向的方向转变为主要在所述第一或第二 半导体层中至少一个的C面的方向。本专利技术的示出的各个方面被设计为解决在此描述的问 题中的一个或多个和/或没有讨论到的一个或多个其它问题。 【专利附图】【附图说明】 本公开的这些和其它特征将从以下结合描绘本专利技术各种方面的附图的对本专利技术 各方面的具体描述中更容易理解。 图1A-1C示出根据现有技术的减小位错密度的方式。 图2示出根据一个实本文档来自技高网...
【技术保护点】
一种制造半导体结构的方法，该方法包括：使用一组外延生长周期在基板上生长多个半导体层，其中每个外延生长周期包括：外延生长具有拉伸应力或压缩应力中的一个的第一半导体层；和直接在第一半导体层上外延生长具有拉伸应力或压缩应力中的另一个的第二半导体层，其中第一和第二半导体层之间的一组生长条件的改变导致第一和第二半导体层之间的界面的面积的至少百分之十具有剪应力，该剪应力大于在具有至少0.01％的晶格失配的两个III族氮化物半导体层之间存在的剪应力。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：孙文红，R·杰因，杨锦伟，M·S·沙特洛娃，A·杜博尔因斯基，R·格斯卡，M·舒尔，
申请(专利权)人：传感器电子技术股份有限公司，
类型：发明
国别省市：美国;US
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