一种高增益低噪声差分跨阻放大器制造技术

本发明专利技术提供了一种高增益低噪声差分跨阻放大器，包括电流镜、调整式共射极共基极跨阻放大器和输出共源放大器，所述调整式共射极共基极跨阻放大器包括共基极放大单元和负反馈共射极放大单元；所述负反馈共射极放大单元设置于所述共基极放大单元的的射极和基极之间，作为负反馈通路；所述电流镜等比例复制输入电流，并为所述共基极放大单元和所述负反馈共射极放大单元提供偏置电压；所述输出共源放大器，连接于所述调整式共射极共基极跨阻放大器的输出端和所述高增益低噪声差分跨阻放大器的输出端之间，增加跨阻增益。本发明专利技术对接收到的微弱信号进行高增益、低噪声放大，带宽较大，合理设置了输入电流信号的动态范围，具有设计简单和单片集成的特点。

【技术实现步骤摘要】
一种高增益低噪声差分跨阻放大器
本专利技术涉及集成电路领域，尤其涉及一种高增益低噪声差分跨阻放大器。
技术介绍
在光纤通信系统中，前置放大器对整个系统的性能诸如速度、灵敏度、信噪比等都有重大影响。根据偏置电阻的特点，可选择的前置放大器有三种：低阻抗放大器，跨阻放大器和高阻抗放大器。低阻抗放大器结构简单，带宽大，但是增益不够高，并且噪声较大，而高阻抗放大器灵敏度高，噪声小，但是具有带宽小和动态范围窄的缺点，选择跨阻放大器，能在这些性能要求中取得很好的折中。如图1所示，为电流模形式跨阻放大器结构图。图1中，Vdd是电源电压，gnd是地端，Iin是输入电流信号，CD是光检测器的寄生电容，Vbias是偏置电压，Vout是输出电压信号；NMOS晶体管M1、电阻R1和电阻RS构成共栅放大器；NMOS晶体管M2和电阻R2构成共源放大器，实现较高的开环增益；NMOS晶体管M3和电阻R3构成源极跟随器，实现输入输出隔离、电位平移和阻抗转换；Rf为反馈电阻，提供电压并联负反馈；由于共栅放大器具有较好的隔离作用，使反馈电阻Rf对输入电阻的影响大幅度减小。AV2＝gm2R2(2)电容CT可表示为：CT＝CD+Cgs2+Cgd1+(1+AV2)Cgd2(3)其中，gm2为NMOS晶体管M2的跨导，Cgs2和Cgd2分别为M2的栅-源电容和栅-漏电容，Cgd1为NMOS晶体管M1的栅-漏电容。电流模形式跨阻放大器的输入电阻较大，增益低，噪声高，并且带宽小。而由于输入电流信号通常很微弱，因此要求跨阻放大器的噪声必须很小，从而减小信号的失真，同时，要求跨阻放大器具有较高的跨阻增益从而将较小的电流信号转化成较大的电压信号，跨阻放大器必须具有较大的带宽，以便用于高速通信系统。
技术实现思路
本专利技术的主要目的在于提供一种高增益低噪声差分跨阻放大器，对接收到的微弱信号进行高增益、低噪声地放大，带宽较大，合理设置输入电流信号的动态范围。为了达到上述目的，本专利技术提供了一种高增益低噪声差分跨阻放大器，包括电流镜、调整式共射极共基极跨阻放大器和输出共源放大器，其中，所述调整式共射极共基极跨阻放大器包括共基极放大单元和负反馈共射极放大单元；所述负反馈共射极放大单元设置于所述共基极放大单元的射极和所述共基极放大单元的基极之间，作为负反馈通路；所述电流镜，用于等比例复制输入电流，并为所述共基极放大单元和所述负反馈共射极放大单元提供偏置电压；所述输出共源放大器，连接于所述调整式共射极共基极跨阻放大器的输出端和所述高增益低噪声差分跨阻放大器的输出端之间，用于进一步增加跨阻增益。实施时，所述共基极放大单元、所述负反馈共射极放大单元和所述输出共源放大器均为差分结构。实施时，所述电流镜包括输入电流源、第一电阻以及第一NMOS晶体管；所述输入电流源，正极接入电源电压，负极与所述第一电阻一端连接；所述第一电阻的另一端与所述第一NMOS晶体管的漏极连接；所述第一NMOS晶体管的源极和衬底均接地，所述第一NMOS晶体管的栅极和漏极连接在一起。实施时，所述共基极放大单元包括第一PMOS晶体管、第二PMOS晶体管、第一NPN晶体管、第二NPN晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述负反馈共射极放大单元包括第二电阻、第三电阻、第三NPN晶体管、第四NPN晶体管以及第四NMOS晶体管；所述第一PMOS晶体管和所述第二PMOS晶体管的源极和衬底均接入所述电源电压，所述第一PMOS晶体管和所述第二PMOS晶体管的栅极均接入控制电压；所述第一PMOS晶体管的漏极与所述第一NPN晶体管的集电极连接；第二NMOS晶体管，漏极与所述第一NPN晶体管的射极连接，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第一NPN晶体管的基极连接与所述第二电阻的一端和所述第三NPN晶体管的集电极连接，所述第二电阻的另一端接入所述电源电压；所述第三NPN晶体管的基极分别与所述第一NPN晶体管的射极和所述第二NMOS晶体管的漏极连接，射极与所述第四NMOS晶体管的漏极连接；所述第三NMOS晶体管，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第二PMOS晶体管的漏极与所述第二NPN晶体管的集电极连接；第四NMOS晶体管，漏极与所述第二NPN晶体管的射极连接，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第二NPN晶体管的基极分别与所述第三电阻的一端和所述第四NPN晶体管的集电极连接，所述第三电阻的另一端接入所述电源电压；所述第四NPN晶体管的基极，分别与所述第二NPN晶体管的射极和所述第四NMOS晶体管的漏极连接，射极与所述第三NPN晶体管的射极连接。实施时，所述输出共源放大器包括：第四电阻、第五电阻、第五NMOS晶体管以及第六NMOS晶体管；其中，所述第四电阻的一端和所述第五电阻的一端均接入所述电源电压，所述第四电阻的另一端与所述第五NMOS晶体管的漏极连接，所述第五NMOS晶体管的栅极分别与所述第一PMOS晶体管的漏极和第一NPN晶体管的集电极连接，所述第五NMOS晶体管的源极和衬底均接地，所述第五电阻的另一端连接第六NMOS晶体管的漏极，所述第六NMOS晶体管的栅极分别与所述第二PMOS晶体管的漏极和第二NPN晶体管的集电极连接，所述第六NMOS晶体管的源极和衬底均接地。实施时，所述第一PMOS晶体管的宽长比和所述第二PMOS晶体管的宽长比相同；所述第一NPN晶体管的宽长比和所述第二NPN晶体管的宽长比相同；所述第三NPN晶体管的宽长比和所述第四NPN晶体管的宽长比相同；所述第五NMOS晶体管的宽长比和所述第六NMOS晶体管宽长比相同。实施时，所述第二NMOS晶体管的宽长比、所述第四NMOS晶体管的宽长比、所述第三NMOS晶体管的宽长比和所述第一NMOS晶体管的宽长比成比例。实施时，所述第二电阻的阻值、所述第三电阻的阻值、所述第四电阻的阻值和所述第五电阻的阻值相同。与现有技术相比，本专利技术所述的高增益低噪声差分跨阻放大器具有如下有益效果：高增益：由于采用两级放大，第一级放大器为调整式共射极共基极跨阻放大器，第二级放大器为共源放大器，从而实现了高增益；低噪声：采用差分结构，固有的高共模抑制比可减小电源波动和寄生反馈通路的干扰，并可抑制衬底耦合噪声和温漂。此外，差分结构便于和后面的差分结构主放大器级联而不需要单端-双端转换电路，易于实现单片集成；大带宽：调整式共射极共基极跨阻放大器的输入电阻极小，大大拓展了带宽，并且调整式共射极共基极跨阻放大器能提供一个虚地输入阻抗，因此对寄生电容的隔离效果更好。因此利用调整式共射极共基极形式跨阻放大器作为输入级的跨阻放大器比其他结构的跨阻放大器更能抑制光检测器寄生电容对前置放大器带宽的影响，同时，将CMOS晶体管和双极型晶体管集成在同一块芯片上，大大提高了信号的传输速率；结构简单：本专利技术采用的调整式共射极共基极跨阻放大器结构简单，管子数较少，且不需要额外的反馈电阻，减小了功耗和芯片面积。附图说明图1是现有技术中采用的电流模形式跨阻放大器的电路图；图2是传统的RGC跨阻放大器的电路图。图3是本专利技术实施例所述的高增益低噪声差分跨阻放大器的电路图。具体实施方式为使本专利技术要解决的技术问题、技术方案和优点更加清楚，下面本文档来自技高网...

【技术保护点】
一种高增益低噪声差分跨阻放大器，其特征在于，包括电流镜、调整式共射极共基极跨阻放大器和输出共源放大器，其中，所述调整式共射极共基极跨阻放大器包括共基极放大单元和负反馈共射极放大单元；所述负反馈共射极放大单元设置于所述共基极放大单元的射极和所述共基极放大单元的基极之间，作为负反馈通路；所述电流镜，用于等比例复制输入电流，并为所述共基极放大单元和所述负反馈共射极放大单元提供偏置电压；所述输出共源放大器，连接于所述调整式共射极共基极跨阻放大器的输出端和所述高增益低噪声差分跨阻放大器的输出端之间，用于进一步增加跨阻增益。

【技术特征摘要】
1.一种高增益低噪声差分跨阻放大器，其特征在于，包括电流镜、调整式共射极共基极跨阻放大器和输出共源放大器，其中，所述调整式共射极共基极跨阻放大器包括共基极放大单元和负反馈共射极放大单元；所述负反馈共射极放大单元设置于所述共基极放大单元的射极和所述共基极放大单元的基极之间，作为负反馈通路；所述电流镜，用于等比例复制输入电流，并为所述共基极放大单元和所述负反馈共射极放大单元提供偏置电压；所述输出共源放大器，连接于所述调整式共射极共基极跨阻放大器的输出端和所述高增益低噪声差分跨阻放大器的输出端之间，用于进一步增加跨阻增益；所述共基极放大单元包括第一PMOS晶体管、第二PMOS晶体管、第一NPN晶体管、第二NPN晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述负反馈共射极放大单元包括第二电阻、第三电阻、第三NPN晶体管、第四NPN晶体管以及第四NMOS晶体管；所述第一PMOS晶体管和所述第二PMOS晶体管的源极和衬底均接入电源电压，所述第一PMOS晶体管和所述第二PMOS晶体管的栅极均接入控制电压；所述第一PMOS晶体管的漏极与所述第一NPN晶体管的集电极连接；第二NMOS晶体管，漏极与所述第一NPN晶体管的射极连接，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第一NPN晶体管的基极连接与所述第二电阻的一端和所述第三NPN晶体管的集电极连接，所述第二电阻的另一端接入所述电源电压；所述第三NPN晶体管的基极分别与所述第一NPN晶体管的射极和所述第二NMOS晶体管的漏极连接，射极与所述第四NMOS晶体管的漏极连接；所述第三NMOS晶体管，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第二PMOS晶体管的漏极与所述第二NPN晶体管的集电极连接；第四NMOS晶体管，漏极与所述第二NPN晶体管的射极连接，栅极与所述第一NMOS晶体管的栅极连接，源极和衬底均接地；所述第二NPN晶体管的基极分别与所述第三电阻的一端和所述第四NPN晶体管的集电极连接，所述第三电阻的另一端接入所述电源电压；所述第四NPN晶体管的基极，分别...

【专利技术属性】
技术研发人员：刘帘曦，马丽，邹姣，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61