一种存储器的编写方法和装置制造方法及图纸

本发明专利技术提供了一种存储器的编写方法及装置；方法包括：输入写缓冲器的指令，将缓冲器中的数据清零；将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；其中N为正整数；根据缓冲器中的编写数据对所述N个单元并行进行校验及编写；其中，所述对任一个单元编写是指：将所述缓冲器中对应于该单元的地址的编写数据写入该单元。本发明专利技术能够提高存储器的编写速度。

【技术实现步骤摘要】
一种存储器的编写方法和装置
本专利技术涉及电子领域，尤其涉及一种存储器的编写方法和装置。
技术介绍
在各种电子技术快速发展和电子市场高速扩大的今天，存储器的需求量迅猛增长。在众多存储器类型中，NOR型闪存由于具有随机读写速度快，可靠性能高等优点，被广泛的应用于各种电子设备，如移动产品，汽车电子等。从1988年发展至今，NOR型闪存技术紧跟市场发展需求也在不断地进步更新，不仅容量日益增大，可靠性能越来越高，随机读写速度也越来越快。对于存储器来说，每一个单元cell对应一根字线wordline和一根位线bitline。如果要对一个cell进行program(编写)，就是对读信号WL加一个高压，对位信号BL加一个特定电压。比如图1所示的排列成3行3列的9个cell，第一行的cell接收WL<n+1>，第二行的cell接收WL<n>，第三行的cell接收WL<n-1>，左起第一列的cell接收BL<n-1>，第二列的cell接收BL<n>，第三列的cell接收BL<n+1>。目前的设计方案中，主要是对一个字word(16bits)或者一个字节byte(8bits)进行program，每一个word都需要进行verify(校验)、program(16根位线根据编程数据programdata加相应高压或者低压)和verify的过程。缺点是对于连续的多个地址的写入数据将是重复多个单地址的操作，浪费了大量的verify和program时间。而随着各种电子设备的系统功能复杂化，现代处理器速度的不断增加，对存储器进行频繁读写成了最基本的操作，存储器的编写速度越来越影响整个处理器的速度，因此读写速度在实际应用中成为衡量NOR型闪存越来越重要的性能指标。越来越多地厂商迫切需要提高存储器的擦写速度，所以需要改善现状。
技术实现思路
本专利技术要解决的技术问题是如何提高存储器的编写速度。为了解决上述问题，本专利技术提供了一种存储器的编写方法，包括：输入写缓冲器的指令，将缓冲器中的数据清零；将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；其中N为正整数；根据缓冲器中的编写数据对所述N个单元并行进行校验及编写；其中，所述对任一个单元编写是指：将所述缓冲器中对应于该单元的地址的编写数据写入该单元。进一步地，N为64或128。进一步地，所述输入写缓冲器的指令的步骤前还包括：当一个或多个地址内数据出现错误时，重新载入所述一个或多个地址、以及该一个或多个地址的编写数据到所述缓冲器；当所有数据确认无误后，执行所述输入写缓冲器的指令的步骤。进一步地，所述根据缓冲器中的编写数据对所述N个单元并行进行校验及编写的步骤包括：S1、分别将缓冲器中各编写数据与该编写数据对应地址上的单元里的数据进行比较，得到与N个单元的地址一一对应的N个比较结果；当编写数据与单元里的数据相同时、或单元已经被编写过时，所述比较结果为1；S2、将所述N个比较结果作为所对应地址的编写数据覆盖所述缓冲器中原先的编写数据；判断所述缓冲器内的编写数据是否全部为1；如果是则结束；如果不是，则分别将缓冲器中每个为0的编写数据写入该编写数据对应地址上的单元中，返回步骤S1。本专利技术还提供了一种存储器的编写装置，包括：缓冲器；控制单元，用于输入写缓冲器的指令，将缓冲器中的数据清零；以及将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；N为正整数；编写单元，用于根据缓冲器中的编写数据对所述N个单元并行进行校验及编写；其中，所述对任一个单元编写是指：将所述缓冲器中该单元的地址的编写数据写入该单元。进一步地，N为64或128。进一步地，所述控制单元还用于在输入写缓冲器的指令前，如果判断一个或多个地址内数据出现错误，则重新载入所述一个或多个地址、以及该一个或多个地址的编写数据到所述缓冲器；当判断所有数据确认无误后，输入写缓冲器的指令。进一步地，编写单元根据缓冲器中的编写数据对所述N个单元并行进行校验及编写是指：所述编写单元分别将缓冲器中各编写数据与该编写数据对应地址上的单元里的数据进行比较，得到与N个单元的地址一一对应的N个比较结果；当编写数据与单元里的数据相同时、或单元已经被编写过时，所述比较结果为1；将所述N个比较结果作为所对应地址的编写数据覆盖所述缓冲器中原先的编写数据；判断所述缓冲器内的编写数据是否全部为1；如果是则结束；如果不是，则分别将缓冲器中每个为0的编写数据写入该编写数据对应地址上的单元中；然后重复进行上述步骤直至所述缓冲器内的数据全部为1。本专利技术的技术方案可以对多根bitline进行操作，也就是可以同时对多个bits的数据进行verify或program，大大减少verify时间及平均到每个单元的program时间；而且在verify和program的过程中所需要的数据不需要每次输入，节省时间；大大地提高了verify和program的效率。附图说明图1是现有的存储器的结构示意图；图2是实施例一的存储器编写方法的流程示意图。具体实施方式下面将结合附图及实施例对本专利技术的技术方案进行更详细的说明。实施例一，一种存储器的编写方法，如图2所示，包括：输入写缓冲器的指令，将缓冲器中的数据清零；将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；其中，N为正整数；根据缓冲器中的编写数据对所述N个单元并行进行校验及编写；其中，所述对任一个单元编写是指：将所述缓冲器中对应于该单元的地址的编写数据写入该单元。本实施例的一种实施方式中，N为64或128。本实施方式可一次编写完成64bits或128bits的数据；以编写128bit数据时的情况为例，将电路由原先的一根字线连接8或16根位线，改为一根字线连接128根位线。如果pump的驱动能力(strength)不足以支持64bit及以上bit数的program，可以通过增强pumpclk(时钟)频率和pump电容来增强pump的驱动能力，使其足够满足64或128bit的电流要求，以达到可以同时program的可能。现有的verify过程只针对一个word，现有的program过程只是针对8个或者16个bits操作。本实施例的方法在program过程中，同时发送多个地址的多个编写数据，把它们暂时存储在缓冲器buffer中，就可以对多根bitline(64bits或者128bits)进行操作，也就是可以同时对64bits或者128bits的数据进行verify，大大减少verify的时间，而且可以对64bits或者128bits的数据同时进行program，在verify和program的过程中所需要的数据从bufferload(载入)，不需要每次输入，节省时间；虽然同时对128bits进行program时间相对于16bits进行program时间会长，但是平均到一个bit上的program时间则大大的减少，提高了写入时的效率。相当于verify过程可以增加到对4个word或者8个word进行verify，而在原先对一个word的program的时间内，可对4个word或者8个word进行了program。这样就大大地提高了verify和program的效率。本实施本文档来自技高网...

【技术保护点】
一种存储器的编写方法，包括：输入写缓冲器的指令，将缓冲器中的数据清零；将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；其中N为正整数；根据缓冲器中的编写数据对所述N个单元并行进行校验及编写；其中，所述对任一个单元编写是指：将所述缓冲器中对应于该单元的地址的编写数据写入该单元。

【技术特征摘要】
1.一种存储器的编写方法，包括：输入写缓冲器的指令，将缓冲器中的数据清零；将存储器中N个单元的地址及各地址对应的编写数据写进缓冲器；其中N为正整数；根据缓冲器中的编写数据对所述N个单元并行进行校验及编写，包括：S1、分别将缓冲器中各编写数据与该编写数据对应地址上的单元里的数据进行比较，得到与N个单元的地址一一对应的N个比较结果；当编写数据与单元里的数据相同时、或单元已经被编写过时，所述比较结果为1；S2、将所述N个比较结果作为所对应地址的编写数据覆盖所述缓冲器中原先的编写数据；判断所述缓冲器内的编写数据是否全部为1；如果是则结束；如果不是，则分别将缓冲器中每个为0的编写数据写入该编写数据对应地址上的单元中，返回步骤S1。2.如权利要求1所述的方法，其特征在于：N为64或128。3.如权利要求1所述的方法，其特征在于，所述输入写缓冲器的指令的步骤前还包括：当一个或多个地址内数据出现错误时，重新载入所述一个或多个地址、以及该一个或多个地址的编写数据到所述缓冲器；当所有数据确认无误后，执行所述输入写缓冲器的指令的步骤。4.一种存储器的编写装置，其特征在于，包...

【专利技术属性】
技术研发人员：苏志强，潘荣华，崔茂兴，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11