本发明专利技术揭示一种用于在半导体芯片上的起始者代理与目标代理之间传达相干性信息的系统和方法。经由仅使用三个信道的套接字接口来执行用以支持完全相干性的充分信息通信。在一个信道上发布事务请求，同时在第二信道上给出响应。在与事务响应相同的信道上发布干预请求。在第三信道上给出干预响应。相比于常规方法，此方法大幅度降低了高速缓存相干套接字接口的复杂性。实际效果为逻辑加快、硅区域减小、架构性能得到改善且由相干起始者和目标的设计者造成的故障概率减少。
【技术实现步骤摘要】
【国外来华专利技术】三信道高速缓存相干性套接字协议 对相关申请案的夺叉参考 本申请案主张由专利技术人吉恩?雅克勒克莱（Jean-Jacques Lecler)在2011 年10月26日申请的，标题为三信道高速缓存相干性套接字协议（A THREE-CHANNEL CACHE-COHERENCY SOCKET PROTOCOL) 的第61/551，917号美国临时申请案，以及由专利技术人 吉恩?雅克勒克莱（Jean-Jacques Lecler)在2012年10月24日申请的，标题为三信道 高速缓存相干性套接字协议（A THREE-CHANNEL CACHE-COHERENCY SOCKET PROTOCOL) 的 第13/659, 781号美国非临时申请案的优先权和权利，所述申请案中的每一者并入本文中。
本专利技术大体上涉及半导体
，且更具体来说涉及具有高速缓存相干代理的 芯片上系统。
技术介绍
在存储器映射式系统中，例如CPU、GPU或其它代理的起始者通过在目标存储器中 读取和写入数据字节而进行操作。一些代理被高度惩罚延时以能够实际存取其数据。接着， 常见方法为使用数据的子集的本地暂时拷贝，称为高速缓冲存储器。系统中一出现高速缓 冲存储器，系统必须确保无数据写入到存储器目标中，而一些此后过时数据仍驻留在所述 高速缓冲存储器中。用以确保此性质的机制被称为高速缓存相干性。 在各种逻辑组件可由不同团队、潜在地在不同公司设计的系统中，形式化交换高 速缓存相干性信息的方式是重要的。在芯片上系统中，以下协议包含高速缓存相干性： 由0CP国际伙伴推出的开放核心协议（0CP) 3. 0,以及由ARM推出的高级微控制器总线架 构（AMBA)高级可扩展接口（AXI)相干性扩展（ACE)。在集成电路之间，已提议其它协议： FSB (前端总线，由因特尔（Intel)推出）、QPI (因特尔快速路径，由因特尔推出）和超传输 (由超传输联盟推出）。 -股协议和特定高速缓存相干性协议对实施其的逻辑块具有直接或间接影响。所 述影响包含如下方面和其它方面： 1)满足协议要求所要求的逻辑门的量 2)阻碍最大可达频率的此逻辑的复杂性 3)处理由横跨硅裸片展布各种代理所诱发的延迟的能力。 4)系统的架构性能。 5)设计故障的风险
技术实现思路
本专利技术为一种实施相干性的简化方法。其仅使用三个信道来实施的完全高速缓存 相干套接字接口。其减少所要求的逻辑量。所述逻辑较简单，且因此所述逻辑可较快地运 行。本专利技术可扩展以用于大型且物理上复杂的系统。其消除复杂相依性且借此改善架构性 能。本专利技术也较简单，且借此减少设计故障的风险。总的来说，所揭示的本专利技术为较适合于 芯片上系统内的连接性的现代芯片上网络实施方案的相干性协议。 【附图说明】 图1说明根据本专利技术的教示的在起始者与目标之间经由套接字通信的系统。 图2说明根据本专利技术的教示的具有三个信道的图1的系统。 图3说明根据本专利技术的教示的由起始者将请求发送到目标且随后由目标将响应 发送到起始者的命令事务。 图4说明根据本专利技术的教示的由目标将请求发送到起始者且随后由起始者将响 应发送到目标的干预事务。 图5说明根据本专利技术的教示的包含命令和干预的自干预，其中由相同包携带命令 响应和干预请求。 图6说明根据本专利技术的教示的具有四个DSP的系统。 【具体实施方式】 现参看图1，展示系统10,其中起始者12经由套接字16连接到目标14以输送高 速缓存相干性信息。在起始者12与目标14之间经由信道输送信息。信道为用于信息传送 的单向接口，其中发送方可将信息发送到接收方，且接收方能够使发送方停止发送信息。 套接字16包括若干信道，起始者12为其中的一些信道充当发送方且目标14为其 中的一些信道充当接收方，并且目标14为其中的一些信道充当发送方且起始者12为其中 的一些信道充当接收方。信道的常见实施方案包括： 从发送方到接收方的数据信号，所述信号携带信息字； 从发送方到接收方的有效信号，其表示希望发送方输送信息字；和 从接收方到发送方的就绪信号，其表示接收方愿意接受信息字。 发送方和接收方两者都同意在断言有效信号和就绪信号两者时传送信息字。信道 的其它实施方案是可能的，例如，其中接收方经由信用向发送方指示接受信息的能力的实 施方案，或其中在相同物理导线上多路复用多个信道的实施方案。 根据本专利技术的一个方面，协议使用3个信道。具有ACE扩展的AXI协议使用八个 信道（称为八1?、1?、41、1、8、4(：、0?和0))和两个退化信道（狀0(、140()，其中接收方必须无 条件接受由发送方所提供的信息。0CP3. 0协议使用四个信道。 现参看图2,所揭示协议包含三个信道。两个信道20和22 (称为（阿尔法）α和 伽马U))经定向以将信息从起始者12传送到目标14。一个信道24(称为贝塔（β))经 定向以将信息从目标14传送到起始者12。通常将穿过信道的信息框在包中，此过程被称为 包化。包由一或多个信息字组成。 如在许多协议中，起始者12或目标14可要求其对应方执行一些操作，且对应方稍 后确认已实际上执行了所述操作。此交换被称为事务。事务由在一方向上流动的请求包以 及在另一方向上流动的响应包组成。业务仅由事务组成的协议提供令人关注的性质。举例 来说，始终可能通过对自从世界的开始就可看见的请求包的数目与响应包的数目之间的差 进行计数而以低成本确定任何内容是否正在进行中。 现参看图3,事务30(称为命令）包含从起始者经由信道α 20发送到目标的请求 包，和从目标经由信道β 24发送到起始者的响应包。其中请求从起始者12走向目标14 (且 因此响应从目标14走向起始者12)的事务被称为命令。 现参看图4,展示事务40 (称为干预）。请求从目标14经由信道β 24流向起始者 12。响应从起始者12经由信道γ 22流向目标14。 现参看图5,展示事务50。首先，将命令请求从起始者12经由信道α 20发送到目 标14。然后，根据本专利技术的一个方面，在信道β 24上将包从目标14发送到起始者12。所 述包同时包括命令响应和干预请求。最后，在信道Υ 22上将干预响应包从起始者12发送 到目标14。此耦合式命令和干预被称为自干预。 在高速缓存相干的系统中，通常以给定粒度（称为线）划分地址空间。线大小通 常为2连续字节的地址空间的幂。尽管一股的套接字接口可要求支持事务分裂、事务排序 和部分响应排序，但对于将高速缓冲存储器作为起始者的系统的实施方案而言，这些支持 无一者是必需的。根据本专利技术的优化套接字接口由于缺乏对非相干事务要求的支持而具有 简化的逻辑。本专利技术的实施例避免支持分裂逻辑、排序逻辑和部分响应排序逻辑中的一或 多者。 根据本专利技术的教示，使用较小数目个（仅三个）信道具有优于现存标准协议的若 干益处和优势。由于每一信道具有独立的流量控制，因此必须针对每一信道提供一定量的 逻辑和数据缓冲。此成本通过具有较少的信道而最小化。此外，自然地排序给定信道中的 包，而信道之间的包易于具有逻辑竞争条件。防止此类竞争条件要求较本文档来自技高网...
【技术保护点】
一种系统，其包括：起始者；目标；和套接字，其使得能够在所述起始者和所述目标之间传达信息，所述套接字由如下各者组成：第一信道；第二信道；和第三信道，其中所述套接字允许传达与高速缓存相干性相关的信息。
【技术特征摘要】
【国外来华专利技术】2011.10.26 US 61/551,917;2012.10.24 US 13/659,7811. 一种系统，其包括： 起始者； 目标；和 套接字，其使得能够在所述起始者和所述目标之间传达信息，所述套接字由如下各者 组成： 第一信道； 第二信道；和 第三信道， 其中所述套接字允许传达与高速缓存相干性相关的信息。2. 根据权利要求1所述的系统，其进一步包括所述目标经由其而充当起始者的第二套 接字。3. 根据权利要求1所述的系统，其进一步包括所述起始者经由其而充当目标的第二套 接字。4. 根据权利要求1所述的系统，其进一步包括经布置而使得代理为一套接字上的起始 者和另一套接字上的目标两者的第二套接字。5. 根据权利要求1所述的系统，其中所述信息被包化。6. 根据权利要求1所述的系统，其中所述起始者确保所述第二信道独立于所述第一信 道的向前前进而向前前进。7. 根据权利要求1所述的系统，其中所述目标确保所述第三信道独立于所述第一和第 二信道的向前前进而向前前进。8. 根据权利要求1所述的系统，其中所述信息是指可寻址空间的线。9. 根据权利要求1所述的系统，其中所述套接字还允许传达与地址翻译服务相关的信 肩、。10. 根据权利要求1所述的系统，其中： 所述起始者经由所述第一信道发送命令请求，并经由所述第二信道接收命令响应；和 所述目标经由所述第二信道发送干预请求，并经由所述第三信道接收干预响应。11. 根据权利要求10所述的系统，其中所述第二信道上的相同信息片被同时视为命令 响应和干预请求。12. 根据权利要求10所述的系统，其中以与发送所述命令请求的顺序不同的顺序接收 所述命令响应。13. 根据权利要求10所述的系统，其中以与发送所述命令请求的所述顺序不同的顺序 接收所述命令响应。14. 根据权利要求10所述的系统，其中可以任何顺序接收所述命令响应。15. 根据权利要求10所述的系统，其中以与发送所述干预请求的顺序不同的顺序接收 所述干预响应。16. 根据权利要求10所述的系统，其中可以任何顺序接收所述干预响应。17. 根据权利要求1所述的系统，其中所述起始者经由所述第一信道发送命令请求，并 经由所述第二信道接收命令响应。18. 根据权利要求17所述的系统，其中可以与发送所述命令请求的所述顺序不同的顺 序接收所述命令响应。19. 根据权利要求17所述的系统，其中可以任何顺序接收所述命令响应。20. 根据权利要求1所述的系统，其中所述目标经由所述第二信道发送干预请求，并经 由所述第三信道接收干预响应。21. 根据权利要求20所述的系统，其中可以与发送所述干预请求的所述顺序不同的顺 序接收所述干预响应。22. 根据权利要求20所述的系统，其中可以任何顺序接收所...
【专利技术属性】
技术研发人员：让雅克·勒克莱，
申请(专利权)人：高通科技公司，
类型：发明
国别省市：美国;US
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