具有电阻性多晶路由的触发器电路制造技术

本发明专利技术涉及一种具有电阻性多晶路由的触发器电路。一种锁存器电路具有三态门和反向三态门，其共享相同的互补控制。当三态门被关断时，反向三态门锁定三态门的输出。互补的控制信号包括第一未掺杂多晶硅带。反向三态门的输出可经由第二未掺杂多晶硅带耦接至三态门的输出。

【技术实现步骤摘要】
具有电阻性多晶路由的触发器电路
本专利技术总的来说涉及集成电路,尤其涉及具有电阻性多晶路由(resistive polyrouting)的触发器电路。
技术介绍
对于高性能SOC来说，触发器(FF)性能是一项关键因素，不仅就功能操作而言，而且对于布局和路由(走线)来说也是如此。减少FF单元(在芯片内其被复制多次)内的金属连接，可使得FF上更多的金属路由迹线可用，这允许更高的SOC可路由性。 传统的主-从FF(MS-FF)包括两个锁存器，每个锁存器通过利用反馈回路保持数据。MS-FF的设计引起了至少两个问题。首先，反馈环路将减慢数据从一个状态到另一状态的变化。其次，内部的反相时钟和非反相时钟未彼此对准，这导致相对大的建立和保持时间。 克服了上面提到的问题的FF设计将是有利的。
技术实现思路
根据本专利技术一个方面，提供了一种锁存器电路，包括:三态门，具有输入、输出，并且接收互补的控制信号；反向三态门，具有输入、输出，并且与所述三态门共享所述互补的控制信号，其中所述反向三态门被配置成当所述三态门被关断时锁定所述三态门的输出；第一未掺杂多晶硅带，用于产生所述互补的控制信号中的一个；以及第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。 根据本专利技术另一方面，提供了一种锁存器电路，包括:三态门，具有输入、输出，并且接收互补的控制信号；反向三态门，具有输入和输出，该输入连接至所述三态门的输出，并且与所述三态门共享所述互补的控制信号；反相器，连接在所述三态门的输出和所述反向三态门的输出之间，其中所述反向三态门在所述三态门被关断时锁定所述三态门的输出；第一未掺杂多晶硅带，其接收时钟信号，并产生所述互补的控制信号中的一个；以及第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。 根据本专利技术另一方面，提供了一种触发器电路，包括:第一锁存器电路，具有--第一三态门，具有输入、输出，并且接收互补的控制信号；和第一反向三态门，具有输入、输出，并且与所述第一三态门共享所述互补的控制信号，其中所述第一反向三态门被配置成当所述第一三态门被关断时锁定所述第一三态门的输出；和第二锁存器电路，其与所述第一锁存器电路串联，第二锁存器电路具有:第二三态门，其与所述第一三态门共享所述互补的控制信号，其中所述第二三态门被配置成处于与所述第一三态门相反的导通/关断状态；和第二反向三态门，其与所述第一三态门共享相同的互补的控制信号，其中所述第二反向三态门被配置成当所述第二三态门被关断时锁定所述第二三态门的输出，其中所述互补的控制信号包括第一未掺杂多晶硅带，并且所述第一反向三态门的输出经由第二未掺杂多晶硅带耦接至所述第一三态门的输出，以及所述第二反向三态门的输出经由第三未掺杂多晶硅带耦接至所述第二三态门的输出。 【附图说明】 当结合附图阅读时将更好地理解本专利技术优选实施方式的下列详细描述。本专利技术通过示例方式说明，且不受限制于附图，其中相同的附图标记指示类似的元件。 图1是传统锁存器电路的示意性电路图； 图2A和2B是根据本专利技术实施例的锁存器电路的示意性电路图； 图3a是根据本专利技术实施例的主-从FF的示意性电路图，而图3b是根据本专利技术实施例的FF电路的布局图； 图4是本专利技术另一实施例的FF电路的示意性电路图； 图5是本专利技术又一示例性锁存器电路的示意性电路图；以及 图6是本专利技术再一示例性锁存器电路的示意性电路图。 【具体实施方式】 附图的详细描述旨在描述本专利技术当前优选的实施方式，并不表示可以实施本专利技术的唯一形式。应理解，可以通过不同的实施方式实现相同或等同的功能，意图将这些不同的实施方式也包括在本专利技术的精神和范围内。 通过提供包括利用电阻性多晶布线(例如，无硅化物多晶典型地是Ik欧姆/方)实现的电阻器的FF电路，本专利技术解决了上面提到的两个问题。该FF电路具有较短的时钟对Q(clock to Q)延迟(CQ延迟)、更好的建立和保持时间、以及更少的金属布线，这允许为SOC放置和路由留出更多的金属路由迹线。 在一种实施方式中，本专利技术提供了一种锁存器电路，其包括三态门和反向三态门，所述三态门和反向三态门共享互补的控制信号。反向三态门被配置成当三态门关断时锁定三态门的输出。互补的控制信号利用第一未掺杂多晶硅带产生。反向三态门的输出经由第二未掺杂多晶硅带耦接至三态门的输出。第一和第二未掺杂多晶硅带可通过增加掩模处理在掺杂的多晶硅连接中形成，而不必改变电路布局设计。 在另一实施方式中，本专利技术提供了一种触发器电路，其包括第一锁存器电路和第二锁存器电路。第一锁存器电路包括第一三态门和第一反向三态门，第一反向三态门使用与第一三态门相同的互补控制信号。第一反向三态门被配置成在第一三态门关断时锁定第一三态门的输出。第二锁存器电路与第一锁存器电路串联连接，并且包括第二三态门和第二反向三态门，第二反向三态门使用与第一三态门相同的互补控制信号。第二三态门被配置成具有与第一三态门相反的导通/关断(on/off)状态，并且第二反向三态门被配置成当第二三态门关断时锁定第二三态门的输出。所述互补控制信号是利用第一未掺杂多晶硅带产生的。第一反向三态门的输出也可经由第二未掺杂多晶硅带耦接至第一三态门的输出。此外，第二反向三态门的输出可经由第三未掺杂多晶硅带耦接至第二三态门的输出。第一、第二和第三未掺杂多晶硅带可通过增加掩模处理在掺杂的多晶硅连接内形成，而无需改变电路的布局设计。 前面已经相对宽泛地概述了本专利技术的特征和技术优点，以更好地理解下面的本专利技术的详细描述。本专利技术的另外特征和优点将在后面描述，其形成了本专利技术的权利要求的主题。本领域技术人员应理解，所公开的概念和具体实施例可以被容易地用作修改或设计其它结构和处理过程来实现本专利技术相同的目的的基础。本领域技术人员也应认识到，这些等价的结构并未脱离所附权利要求中阐述的本专利技术的精神和范围。 现在参照图1，示出了一种传统锁存器电路100的示意性电路图。锁存器电路100包括三态传输门110和反向三态传输门120。三态门110和反向三态门120接收相同的互补的控制信号Cl和cn，其是从时钟信号ck中分裂出来的。 三态门110包括以级联布置耦接的两个PMOS晶体管111、112和两个匪OS晶体管113、114，并且分别在低位PMOS晶体管112和高位NMOS晶体管113的栅电极处接收互补控制信号Cl和cn。在高位PMOS晶体管111和低位NMOS晶体管114的栅电极之间的节点101处接收输入信号。在位于低位PMOS晶体管112和高位NMOS晶体管113的漏电极之间的节点102处产生输出信号。 反向三态门120包括按照级联布置耦接的两个PMOS晶体管121、122和两个NMOS晶体管123、124，并且分别在低位PMOS晶体管122和高位NMOS晶体管123的栅电极处接收互补控制信号cn和Cl。在高位PMOS晶体管121和低位NMOS晶体管124的栅电极处经由反相器130接收输入信号(其是三态门110的输出)，并且在节点102处产生输出信号，其连接至低位PMOS晶体管122的漏电极和高位NMOS晶体管123的漏电极。 当控制cl为低且控制cn为本文档来自技高网...

【技术保护点】
一种锁存器电路，包括：三态门，具有输入、输出，并且接收互补的控制信号；反向三态门，具有输入、输出，并且与所述三态门共享所述互补的控制信号，其中所述反向三态门被配置成当所述三态门被关断时锁定所述三态门的输出；第一未掺杂多晶硅带，用于产生所述互补的控制信号中的一个；以及第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。

【技术特征摘要】
1.一种锁存器电路,包括: 三态门，具有输入、输出，并且接收互补的控制信号； 反向三态门，具有输入、输出，并且与所述三态门共享所述互补的控制信号，其中所述反向三态门被配置成当所述三态门被关断时锁定所述三态门的输出； 第一未掺杂多晶硅带，用于产生所述互补的控制信号中的一个；以及 第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。2.权利要求1的所述锁存器电路，其中所述第一未掺杂多晶娃带和第二未掺杂多晶娃带每一个均具有大于200欧姆的电阻。3.权利要求1的所述锁存器电路，其中所述三态门包括: 与高位和低位NMOS晶体管级联布置的高位和低位PMOS晶体管， 其中所述三态门在低位PMOS晶体管和高位NMOS晶体管的栅电极处接收所述互补的控制信号，在高位PMOS晶体管和低位NMOS晶体管的栅电极处接收输入信号，并且在低位PMOS晶体管和高位NMOS晶体管的漏电极处提供所述输出。4.权利要求1的所述锁存器电路，其中所述三态门包括: PMOS晶体管；以及 NMOS晶体管，其中NMOS晶体管的源极和漏极分别耦接至PMOS晶体管的漏极和源极，并且 其中，所述三态门在PMOS晶体管和NMOS晶体管的栅电极处接收所述互补的控制信号，在PMOS晶体管的源电极和NMOS晶体管的漏电极处接收输入信号，以及在PMOS晶体管的漏电极和NMOS晶体管的源电极处提供输出。5.—种锁存器电路,包括: 三态门，具有输入、输出，并且接收互补的控制信号； 反向三态门，具有输入和输出，该输入连接至所述三态门的输出，并且与所述三态门共享所述互补的控制信号； 反相器，连接在所述三态门的输出和所述反向三态门的输出之间，其中所述反向三态门在所述三态门被关断时锁定所述三态门的输出； 第一未掺杂多晶硅带，其接收时钟信号，并产生所述互补的控制信号中的一个；以及 第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。6.一种触发器电路，包括: 第一锁存...

【专利技术属性】
技术研发人员：程志宏，王沛东，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US