延迟线电路及半导体集成电路制造技术
【技术实现步骤摘要】
延迟线电路及半导体集成电路
本专利技术涉及一种延迟线电路，且特别涉及系统芯片的延迟线电路。
技术介绍
在系统芯片(System On Chip, S0C)中有大量的处理信号之间相位关系的电路，并且需要通过多位的数字编码控制相位关系，延迟线电路(delay line circuit)就是为了实现这样的功能，例如一个延迟线电路由7位的数字编码控制，便可以实现较输入信号增加O?127个延时步长(delay step)范围内的延时调节，进而控制输出信号与参考信号之间的相位关系。图1所示为根据现有技术的延迟线电路10的示意图。延迟线电路10包括精调延迟单兀(fine delay unit)FD、粗调延迟单兀(coarse delay unit)CDl ?CD31、虚置(dummy)粗调延迟单元D⑶以及开关SWO?SW31。输入至精调延迟单元FD的控制信号编码有4组。开关控制信号CO?C31用以控制32个开关SWO?SW31的导通与截止，每次只能有其中一个开关为导通。如此一来，7位共128个编码就分为了 4乘以32。每个粗调延迟单元⑶N的延时(delay)相等且为精调...
【技术保护点】
一种延迟线电路，包括：精调延迟单元，该精调延迟单元的输入端耦接至该延迟线电路的输入端，该精调延迟单元的输出端通过开关耦接至该延迟线电路的输出端；以及多个粗调延迟单元，串联连接至该精调延迟单元的输出端，每个该粗调延迟单元通过多个第一开关中的一个对应开关耦接至该输出端；其中该精调延迟单元包括二个精调延迟电路，每个该精调延迟电路包括：第一P型金属氧化物半导体晶体管；第一N型金属氧化物半导体晶体管，其漏极耦接至该第一PMOS晶体管的漏极，其栅极耦接至该第一PMOS晶体管的栅极；多个第二PMOS晶体管，并联耦接于电源电压以及该第一PMOS晶体管的源极之间，所述第二PMOS晶体管的栅极...
【技术特征摘要】
1.一种延迟线电路，包括: 精调延迟单元,该精调延迟单元的输入端稱接至该延迟线电路的输入端，该精调延迟单元的输出端通过开关耦接至该延迟线电路的输出端；以及 多个粗调延迟单元，串联连接至该精调延迟单元的输出端，每个该粗调延迟单元通过多个第一开关中的一个对应开关耦接至该输出端； 其中该精调延迟单元包括二个精调延迟电路，每个该精调延迟电路包括: 第一 P型金属氧化物半导体晶体管； 第一 N型金属 氧化物半导体晶体管，其漏极耦接至该第一 PMOS晶体管的漏极，其栅极耦接至该第一 PMOS晶体管的栅极； 多个第二PMOS晶体管，并联耦接于电源电压以及该第一PMOS晶体管的源极之间，所述第二 PMOS晶体管的栅极特征的宽度相等； 至少一个第三PMOS晶体管，耦接于该电源电压以及该第一 PMOS晶体管的源极之间，该至少一个第三PMOS晶体管的栅极特征的宽度小于所述第二 PMOS晶体管的栅极特征的宽度； 多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，所述第二 NMOS晶体管的栅极特征的宽度相等；以及 至少一个第三NMOS晶体管，耦接于该接地电压以及该第一 NMOS晶体管的源极之间，该至少一个第三NMOS晶体管的栅极特征的宽度小于所述第二 NMOS晶体管的栅极特征的宽度。2.根据权利要求1所述的延迟线电路，其中每一粗调延迟单元的延时为该精调延迟单元的延时步长的正整数倍。3.根据权利要求2所述的延迟线电路，其中每一粗调延迟单元包括二个粗调延迟电路，所述粗调延迟单元其中至少一个粗调延迟单元的每一粗调延迟电路包括: 第四PMOS晶体管； 第四NMOS晶体管，其漏极耦接至该第四PMOS晶体管的漏极，其栅极耦接至该第四PMOS晶体管的栅极； 第五PMOS晶体管，耦接于该电源电压以及该第四PMOS晶体管的源极之间； 至少第六PMOS晶体管，耦接于该电源电压以及该第四PMOS晶体管的源极之间，该至少一个第六PMOS晶体管的栅极特征的宽度小于该第五PMOS晶体管的栅极特征的宽度； 第五NMOS晶体管，耦接于该接地电压以及该第四NMOS晶体管的源极之间；以及至少一个第六NMOS晶体管，耦接于该接地电压以及该第四NMOS晶体管的源极之间，该至少一个第六NMOS晶体管的栅极特征的宽度小于该第五NMOS晶体管的栅极特征的宽度。4.根据权利要求3所述的延迟线电路，其中该第五PMOS晶体管以及该至少一个第六PMOS晶体管的栅极耦接至该电源电压，且该第五NMOS晶体管以及该至少一个第六NMOS晶体管的栅极耦接至该接地电压。5.根据权利要求1所述的延迟线电路，其中该延迟线电路的布局为正方形。6.根据权利要求1所述的延迟线电路，其中所述第二PMOS晶体管中的一个第二 PMOS晶体管的栅极耦接至该电源电压，所述第二 PMOS晶体管中该第二 PMOS晶体管以外的每一第二 PMOS晶体管的栅极耦接至控制器，该至少一个第三PMOS晶体管的栅极耦接至该控制器，所述第二 NMOS晶体管中的一个第二 NMOS晶体管的栅极耦接至该接地电压，所述第二NMOS晶体管中该第二 NMOS晶体管以外的每一第二 NMOS晶体管的栅极耦接至该控制器，且该至少一个第三NMOS晶体管的栅极耦接至该控制器。7.—种半导体集成电路，包括: 多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及电路模块，包括多个半导体装置，所述半导体装置为延相同方向配置并使该电路模块的布局为正方形。8.根据权利要求7所述的半导体集成电路，其中每一半导体装置包括: 基板； N型井区，位于该基板中； 第一主动区，位于该N型井区中； 多个第一源极，形成于该第一主动区中； 多个第一漏极，形成于该第一主动区中； 多个第一栅极特征，每一所述第一栅极特征设置于所述第一源极中的一个第一源极以及所述第一漏极中的一个第一漏极之间的该第一主动区上，所述第一栅极特征互相平行；第二主动区，位于该N型井区中并平行于该第一主动区； 多个第二源极，形成于该第二主动区中； 多个第二漏极，形成于该第二主动区中；以及 多个第二栅极特征，每一所述第二栅极特征设置于所述第二源极中的一个第二源极以及所述第二漏极中的一个第二漏极之间的该第二主动区上...
【专利技术属性】
技术研发人员：刘权锋，段慧婕，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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