时间数字转换器、全数字锁相环电路及方法技术

本发明专利技术公开了一种时间数字转换器，其包括：相位插值电路和时间数字转换电路；相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，并将第一参考时钟信号和第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将第三参考时钟信号输出给时间数字转换电路；时间数字转换电路用于接收第三参考时钟信号以及第四时钟信号，第三参考时钟信号与第四时钟信号之间的相位差小于第一参考时钟信号与第四时钟信号之间的相位差，以及测量第三参考时钟信号与第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。本发明专利技术提供的时间数字转换器在保证时间精度的同时，能够减少时间数字转换电路中延时单元的使用量。

【技术实现步骤摘要】
时间数字转换器、全数字锁相环电路及方法
本专利技术涉及电学领域，具体涉及一种时间数字转换器、全数字锁相环电路及方法。
技术介绍
时间数字转换器主要应用于全数字锁相环电路，其作用是测量两个时钟信号之间的相位差，并将该相位差转换为数字信号。如图1所示，时间数字转换器包括延时电路101和判决电路102，延时电路101用于输入两个时钟信号，分别是外部参考时钟信号FREF和反馈时钟信号CKV，以及将这两个时钟信号进行延时，并通过判决电路102中的触发器触发后，获得两个时钟信号之间量化的时间间隔。其中，延时电路101可以由游标延时链组成，游标延时链包括第一延时链和第二延时链，FREF经过第一延时链中的一个延时单元可以延时的时间为τ1，CKV经过第二延时链中的一个延时单元可以延时的时间为τ2，其中τ1>τ2。当FREF在第一延时链中传输，CKV在第二延时链中传输时，这两个时钟信号每经过一个延时单元，它们之间的时间差就增加TR，其中TR＝(τ1-τ2)，该时间差TR即时间精度。假设经过N级延时单元之后输出序列Q发生了从1到0的转变，N为大于0的整数，序列Q＝[Q1，Q2，Q3，.....，QL]，则表示这两个信号上升沿之间的度量时间差为N·TR。因此，当时间精度确定时，FREF信号与CKV信号之间的度量时间差越大，则N越大，即需要的延时单元越多。因此，现有技术存在的问题是：当FREF信号与CKV信号之间的度量时间差较大时，为保证一定的时间精度，需要较多的延时单元，增加了电路规模。
技术实现思路
本专利技术的目的在于提供一种时间数字转换器，该时间数字转换器能够在保证时间精度的同时，减少时间数字转换电路中延时单元的使用量。本专利技术第一方面提供的一种时间数字转换器，包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路；所述相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和所述第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将所述第三参考时钟信号输出给所述时间数字转换电路；所述时间数字转换电路用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。结合本专利技术的第一方面，在第一方面的第一种可能实现的方式中，所述第四时钟信号为振荡器向所述时间数字转换器输出的时钟信号。结合本专利技术的第一方面或第一方面的第一种可能实现的方式，在第一方面的第二种可能实现的方式中，所述时间数字转换电路包括：第一延时链、第二延时链和M个触发器，M为大于或等于2的整数；所述M个触发器中的第一个触发器的时钟输入端用于输入所述第三参考时钟信号，所述第一个触发器的数据输入端用于输入所述第四参考时钟信号；所述第一延时链包括N级串联的第一延时单元，N＝M-1；其中，第一级第一延时单元的输入端用于输入所述第三参考时钟信号，第x级第一延时单元的输出端与所述M个触发器中的第x+1个触发器的时钟输入端相连，用于向所述第x+1个触发器的时钟输入端输入经过x级第一延时单元延时后的第三参考时钟信号；所述x为大于零且小于或等于N的整数；所述第二延时链包括N级串联的第二延时单元，其中，第一级第二延时单元的输入端用于输入所述第四时钟信号；第x级第二延时单元的输出端与所述第x+1个触发器的数据输入端相连，用于向所述第x+1个触发器的数据输入端输入经过x级第二延时单元延时后的第四参考时钟信号；其中，所述第一延时单元延时的时间大于所述第二延时单元延时的时间；所述M个触发器的输出端用于输出所述数字信号。结合本专利技术的第一方面或第一方面的第一或第二种可能实现的方式，在第一方面的第三种可能实现的方式中，所述相位插值电路包括第一差分电路和第二差分电路；所述第一差分电路包括第一场效应管、第二场效应管和第一尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接第一尾电流源的输出端，所述第一尾电流源的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源输出的电流；所述第一场效应管的栅端用于输入所述第一参考时钟信号，所述第二场效应管的栅端用于输入所述第一参考时钟信号的反相信号；所述第二差分电路包括第三场效应管、第四场效应管和第二尾电流源，所述第三场效应管的源端和所述第四场效应管的源端分别连接第二尾电流源的输出端，所述第二尾电流源的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源输出的电流；所述第三场效应管的栅端用于输入所述第二参考时钟信号，所述第四场效应管的栅端用于输入所述第二参考时钟信号的反相信号；所述第一场效应管的漏端与所述第三场效应管的漏端相连，所述第一场效应管的漏端与所述第三场效应管的漏端分别通过所述第一负载连接至电压源；所述第二场效应管的漏端与所述第四场效应管的漏端相连，所述第二场效应管的漏端与所述第四场效应管的漏端分别通过所述第二负载连接至电压源；其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管的漏端与所述第三场效应管的漏端；所述第二连接端分别连接所述第二场效应管的漏端与所述第四场效应管的漏端。结合本专利技术第一方面的第三种可能实现的方式，在第一方面的第四种可能实现的方式中，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。结合本专利技术第一方面或第一方面的第一至第三任意一种可能实现的方式，在第一方面的第五种可能实现的方式中，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号；Y为大于或等于2的整数；所述相位插值电路包括Y个差分电路；其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流；所述第一场效应管的栅端用于输入所述Y个不同相位的参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号；所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源；所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差；在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启；所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号。结合本专利技术第一方面的第五种可能实现的方式，在第一方面的第六种可能实现的方式中，所述Y个不同相位的参考时钟信号中相位差最大的两个参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。结合本专利技术第一方面的第五或第六种可本文档来自技高网...

【技术保护点】
一种时间数字转换器，其特征在于，包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路；所述相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和所述第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将所述第三参考时钟信号输出给所述时间数字转换电路；所述时间数字转换电路用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出。

【技术特征摘要】
1.一种时间数字转换器，其特征在于，包括：相位插值电路和与所述相位插值电路连接的时间数字转换电路；所述相位插值电路用于接收第一参考时钟信号和第二参考时钟信号，所述第一参考时钟信号的相位领先于所述第二参考时钟信号的相位，并将所述第一参考时钟信号和所述第二参考时钟信号进行相位插值，生成第三参考时钟信号，以及将所述第三参考时钟信号输出给所述时间数字转换电路；所述时间数字转换电路用于接收所述第三参考时钟信号以及第四时钟信号，所述第三参考时钟信号与所述第四时钟信号之间的相位差小于所述第一参考时钟信号与所述第四时钟信号之间的相位差，以及测量所述第三参考时钟信号与所述第四时钟信号的相位差，并将测量到的相位差转换为数字信号输出；所述时间数字转换电路包括：第一延时链、第二延时链和M个触发器，M为大于或等于2的整数；所述M个触发器中的第一个触发器的时钟输入端用于输入所述第三参考时钟信号，所述第一个触发器的数据输入端用于输入第四参考时钟信号；所述第一延时链包括N级串联的第一延时单元，N＝M-1；其中，第一级第一延时单元的输入端用于输入所述第三参考时钟信号，第x级第一延时单元的输出端与所述M个触发器中的第x+1个触发器的时钟输入端相连，用于向所述第x+1个触发器的时钟输入端输入经过x级第一延时单元延时后的第三参考时钟信号；所述x为大于零且小于或等于N的整数；所述第二延时链包括N级串联的第二延时单元，其中，第一级第二延时单元的输入端用于输入所述第四时钟信号；第x级第二延时单元的输出端与所述第x+1个触发器的数据输入端相连，用于向所述第x+1个触发器的数据输入端输入经过x级第二延时单元延时后的第四参考时钟信号；其中，所述第一延时单元延时的时间大于所述第二延时单元延时的时间；所述M个触发器的输出端用于输出所述数字信号。2.根据权利要求1所述的时间数字转换器，其特征在于，所述第四时钟信号为振荡器向所述时间数字转换器输出的时钟信号。3.根据权利要求1或2所述的时间数字转换器，其特征在于，所述相位插值电路包括第一差分电路和第二差分电路；所述第一差分电路包括第一场效应管、第二场效应管和第一尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接第一尾电流源的输出端，所述第一尾电流源的控制端用于输入第一控制信号，所述第一控制信号用于调节所述第一尾电流源输出的电流；所述第一场效应管的栅端用于输入所述第一参考时钟信号，所述第二场效应管的栅端用于输入所述第一参考时钟信号的反相信号；所述第二差分电路包括第三场效应管、第四场效应管和第二尾电流源，所述第三场效应管的源端和所述第四场效应管的源端分别连接第二尾电流源的输出端，所述第二尾电流源的控制端用于输入第二控制信号，所述第二控制信号用于调节所述第二尾电流源输出的电流；所述第三场效应管的栅端用于输入所述第二参考时钟信号，所述第四场效应管的栅端用于输入所述第二参考时钟信号的反相信号；所述第一场效应管的漏端与所述第三场效应管的漏端相连，所述第一场效应管的漏端与所述第三场效应管的漏端分别通过第一负载连接至电压源；所述第二场效应管的漏端与所述第四场效应管的漏端相连，所述第二场效应管的漏端与所述第四场效应管的漏端分别通过第二负载连接至电压源；其中，所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号；所述第一连接端分别连接所述第一场效应管的漏端与所述第三场效应管的漏端；所述第二连接端分别连接所述第二场效应管的漏端与所述第四场效应管的漏端。4.根据权利要求3所述的时间数字转换器，其特征在于，所述第一参考时钟信号与所述第二参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。5.根据权利要求1或2所述的时间数字转换器，其特征在于，所述相位插值电路用于接收Y个不同相位的参考时钟信号，所述Y个不同相位的参考时钟信号包括所述第一参考时钟信号和所述第二参考时钟信号；Y为大于或等于2的整数；所述相位插值电路包括Y个差分电路；其中，每个差分电路包括第一场效应管、第二场效应管和尾电流源，所述第一场效应管的源端和所述第二场效应管的源端分别连接所述尾电流源的输出端，所述尾电流源的控制端用于输入控制信号，所述控制信号用于调节所述尾电流源输出的电流；所述第一场效应管的栅端用于输入所述Y个不同相位的参考时钟信号中的一个参考时钟信号，所述第二场效应管的栅端用于输入所述一个参考时钟信号的反相信号；所述每个差分电路中的第一场效应管的漏端都连接第一负载的第一连接端，并通过所述第一负载连接至电压源，所述每个差分电路中的第二场效应管的漏端都连接第二负载的第二连接端，通过所述第二负载连接至所述电压源；所述每个差分电路的第一场效应管的栅端输入的参考时钟信号之间存在相位差；在同一时刻，所述至少两个差分电路中只有输入所述第一参考时钟信号的差分电路和输入所述第二参考时钟信号的差分电路中的尾电流源开启；所述第一负载的第一连接端与所述第二负载的第二连接端用于输出所述第三参考时钟信号。6.根据权利要求5所述的时间数字转换器，其特征在于，所述Y个不同相位的参考时钟信号中相位差最大的两个参考时钟信号之间的相位差大于或等于所述第四时钟信号的周期时间。7.根据权利要求6所述的时间数字转换器，其特征在于，相邻差分电路的第一场效应管的栅端输入的参考时钟信号之间的相位差相等。8.根据权利要求6所述的时间数字转换器，其特征在于，在同一时刻，所述Y个差分电路中只有一对相邻的差分电路中的尾电流源开启。9.根据权利要求1或2所述的时间数字转换器，其特征在于，所述相位插值电路包括：由反相器组成的延迟网络单元和选择单元，所述延迟网络单元用于输入所述至少两个参考时钟信号，所述至少两个参考时钟信号包括第一参考时钟信号和第二参考时钟信号，将所述至少两个参考时钟信号进行延迟，向所述选择单元输出多个延迟后的时钟信号，所述选择单元用于从所述多个延迟后的时钟信号中选择出一个时钟信号作为第三参考时钟信号。10.一种全数字锁相环电路，其特征在于，包括：依次连接的如权利要求1至4任意一项所述的时间数字转换器、数字控制系统和振荡器，所述振荡器向所述时间数字转换器输出时钟信号。11.根据...

【专利技术属性】
技术研发人员：周盛华，李晓宇，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44