一种低VF的功率MOSFET器件制造技术

本实用新型专利技术公开了一种漏电小、且VF值可调的低VF功率MOSFET器件，包括：其上部第一导电类型漂移区的表面为第一主面、下部第一导电类型衬底表面为第二主面的半导体基板；第一导电类型漂移区内设置有至少一个单胞阵列区，每个单胞阵列区包括至少一个MOS区和至少一个SBD区，MOS区和SBD区分别设置有一个沟槽，相邻的沟槽之间设置有浅于沟槽的第二导电类型阱，并在第二导电类型阱的上方设置有第一导电类型注入区，第一主面上覆盖有绝缘介质层，绝缘介质层开设有深入SBD区沟槽以及位于相邻的沟槽之间深入第二导电类型阱的接触孔，在绝缘介质层的表面和接触孔中淀积有第一金属，形成源极；所述的第二主面上淀积有第二金属，形成漏极。

【技术实现步骤摘要】
【专利摘要】本技术公开了一种漏电小、且VF值可调的低VF功率MOSFET器件，包括：其上部第一导电类型漂移区的表面为第一主面、下部第一导电类型衬底表面为第二主面的半导体基板；第一导电类型漂移区内设置有至少一个单胞阵列区，每个单胞阵列区包括至少一个MOS区和至少一个SBD区，MOS区和SBD区分别设置有一个沟槽，相邻的沟槽之间设置有浅于沟槽的第二导电类型阱，并在第二导电类型阱的上方设置有第一导电类型注入区，第一主面上覆盖有绝缘介质层，绝缘介质层开设有深入SBD区沟槽以及位于相邻的沟槽之间深入第二导电类型阱的接触孔，在绝缘介质层的表面和接触孔中淀积有第一金属，形成源极；所述的第二主面上淀积有第二金属，形成漏极。【专利说明】—种低VF的功率MOSFET器件
本技术涉及一种功率半导体器件，具体涉及一种超低VF值的功率MOSFET器件。
技术介绍
在电子电器中，MOSFET通常使用在功率转换应用中，该应用要求功率MOSFET必须有较好的交频特性，即MOSFET的寄生体二极管的压降(VF)要足够低。为了改善MOSFET的交频特性，早期多采用图21所示的将单独的功率MOSFET器件与功率肖特基二极管104并联使用的方式，其中，功率MOSFET器件本身还存在一个寄生体二极管102 ;此外，还有一些厂家将功率MOS芯片和肖特基芯片并联封装在一个集成块中使用，这些方法都可以有效地降低MOSFET器件的反向压降，但存在芯片集成度低，成本高等缺点。为此，后来对上述方法做了改进:在芯片制造时，将功率MOSFET和功率肖特基二极管集成在一起；如图22所示，在原有MOS结构的相邻两个单胞(cell)中间设置了肖特基区，这样可以有效降低功率MOSFET器件的反向压降。但其存在如下几个缺点:1.由于反向偏压下，器件依靠相邻两个P阱(P-well)之间的耗尽层来夹断，这就给相邻两个单胞距离设计带来难度，如果距离太大，相邻两个P阱之间未完全耗尽，器件已经提前击穿，而如果距离太小，又减小了肖特基接触的面积，增大了器件的反向压降。2.在反向偏压下，器件之间的漏电为金属半导体之间的漏电,其漏电流远大于P-N结漏电，致使器件反向漏电较大，功耗高，可靠性低。3.一旦用作源极的金属类型选定，其肖特基接触的VF值固定，VF的值仅能通过改变金属的类型来调整，工艺不够灵活。
技术实现思路
本技术所要解决的技术问题是:提供一种设计制作非常简单、漏电小、VF值可调且不依赖于源极金属类型的低VF功率MOSFET器件。为解决上述技术问题，本技术采用的技术方案为:一种低VF的功率MOSFET器件，包括:半导体基板，半导体基板下部为重掺杂的第一导电类型衬底，上部为轻掺杂的第一导电类型漂移区(又称第一导电类型外延层)；第一导电类型漂移区的表面为第一主面，第一导电类型衬底的表面为第二主面，第一导电类型漂移区内设置有至少一个单胞阵列区，每个单胞阵列区包括至少一个MOS区和至少一个SBD区，MOS区和SBD区分别设置有一个沟槽，所有的沟槽在其内壁上生长有绝缘栅氧化层，并充满导电多晶硅，两两相邻的沟槽之间设置有第二导电类型阱，第二导电类型阱浅于沟槽，两两相邻的沟槽之间在第二导电类型阱的上方设置有第一导电类型注入区，第一主面上覆盖有绝缘介质层，绝缘介质层在相邻的沟槽之间开设有深入第二导电类型阱中的接触孔，绝缘介质层还开设有深入SBD区沟槽的接触孔，在绝缘介质层的表面和接触孔中淀积有第一金属，形成源极；所述的第二主面上淀积有第二金属，形成漏极；所有MOS区沟槽中的导电多晶硅相并接、并引出，形成栅极。所述的MOS区和SBD区的沟槽深度不相同。所述的MOS区和SBD区内的沟槽宽度不相同。本技术还提供了一种上述低VF功率MOSFET器件的制造方法，其步骤为:A)在第一导电类型衬底上生长第一导电类型漂移区，形成半导体基板，第一导电类型漂移区的表面为第一主面，第一导电类型衬底的表面为第二主面；B)在半导体基板的第一主面上形成绝缘氧化层；C)选择性地掩蔽和刻蚀绝缘氧化层，刻蚀后的绝缘氧化层作为沟槽刻蚀的掩蔽层；D)以C)步骤形成的掩蔽层为掩膜，刻蚀形成MOS区沟槽；E)通过热生长的方式在D)步骤形成的MOS区沟槽内形成第一绝缘栅氧化层；F)淀积并刻蚀导电多晶硅，使得生长有第一绝缘栅氧化层的沟槽内充满导电多晶硅；G)在第一主面涂一层光刻胶阻挡层；H)光刻显影光刻胶阻挡层，然后以光刻胶阻挡层为掩膜，先刻蚀绝缘氧化层，再刻蚀第一导电类型漂移区，形成SBD区沟槽；去除光刻胶阻挡层；I)通过热生长的方式在H)步骤形成的SBD区沟槽的内壁上形成第二绝缘栅氧化层；J)淀积并刻蚀导电多晶硅，使得SBD区沟槽内充满导电多晶硅；K)去除绝缘氧化层；L)注入第二导电类型杂质，并热推阱形成第二导电类型阱；M)注入第一导电类型杂质，并热退火形成第一导电类型注入区；N)淀积形成第一绝缘介质层；O)选择性地掩蔽并刻蚀第一绝缘介质层，形成接触孔刻蚀的硬掩膜层；P)以O)步骤中形成的硬掩膜层为掩膜，干法刻蚀至第二导电类型阱以及SBD区沟槽多晶硅内，形成接触孔；Q)在第一主面上淀积第一金属，使得第一金属填充满接触孔，形成器件的源极；R)在第二主面上淀积第二金属层，以形成器件的漏极。所述的第二绝缘栅氧化层比第一绝缘栅氧化层薄。本技术的有益效果是:由于SBD区也是MOS结构，所不同的是SBD区的栅极与源极金属短接，这样就使得与现有沟槽型功率MOS制造技术相兼容，工艺简单方便，设计制作非常方便；并且，由于本技术所述的MOSFET器件，其反向漏电为P-N结漏电，漏电流极小，该MOSFET器件的VF值与SBD区的栅氧即沟槽内壁上的绝缘氧化层的厚度有关，还与第二导电类型阱的掺杂浓度有关，但不受制于源极金属的类型，从而可以通过简单的改变SBD区沟槽的栅氧的厚度和第二导电类型阱的掺杂浓度来调整VF值。【专利附图】【附图说明】图1?图20为本技术所述的低VF功率MOSFET器件在制造各阶段中的结构示意图。图1至图20中的附图标记:6、N型衬底，7、N型外延层，8、绝缘氧化层，9、M0S区沟槽，10、第一绝缘栅氧化层，11、导电多晶硅，13、光刻胶阻挡层，14,SBD区沟槽，15、第二绝缘栅氧化层，17、P阱，18、N型注入区，19、绝缘介质层，20、源极，21、漏极。图21为
技术介绍
所述的一种功率MOSFET器件的结构示意图。图22为
技术介绍
所述的另一种功率MOSFET器件的结构示意图。【具体实施方式】首先，以N型低VF功率MOSFET器件为例详细描述本技术所述的低VF功率MOSFET 器件。如图22所示，一种低VF的功率MOSFET器件，包括:半导体基板，半导体基板的下部为重掺杂的N型衬底6，半导体基板的上部为轻掺杂的N型漂移区7 (又称N型外延层)；N型漂移区7的表面为第一主面，N型衬底6的表面为第二主面，N型漂移区7内设置有至少一个单胞阵列区，每个单胞阵列区包括一个MOS区和一个SBD区，MOS区设置有MOS区沟槽9——参见图4所示，MOS区沟槽9在其内壁上生长有第一绝缘栅氧化层10，并充满导电多晶硅11，SBD区设置有SBD区沟槽14——参见图10所示，SBD区沟槽14在其本文档来自技高网...

【技术保护点】
一种低VF的功率MOSFET器件，包括：半导体基板，半导体基板下部为重掺杂的第一导电类型衬底，上部为轻掺杂的第一导电类型漂移区；第一导电类型漂移区的表面为第一主面，第一导电类型衬底的表面为第二主面，第一导电类型漂移区内设置有至少一个单胞阵列区，每个单胞阵列区包括至少一个MOS区和至少一个SBD区，MOS区和SBD区分别设置有一个沟槽，所有的沟槽在其内壁上生长有绝缘栅氧化层，并充满导电多晶硅，两两相邻的沟槽之间设置有第二导电类型阱，第二导电类型阱浅于沟槽，两两相邻的沟槽之间在第二导电类型阱的上方设置有第一导电类型注入区，第一主面上覆盖有绝缘介质层，绝缘介质层在相邻的沟槽之间开设有深入第二导电类型阱中的接触孔，绝缘介质层还开设有深入SBD区沟槽的接触孔，在绝缘介质层的表面和接触孔中淀积有第一金属，形成源极；所述的第二主面上淀积有第二金属，形成漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷允超，丁磊，
申请(专利权)人：张家港凯思半导体有限公司，
类型：新型
国别省市：江苏;32