本发明公开了一种集成电路后端半定制设计高效RDL设计方法，包括以下按步骤：步骤S1：基于RDL设计需求进行芯片全局规划。步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。本发明公开的集成电路后端半定制设计高效RDL...

本发明公开了一种集成电路半定制物理设计贯穿信号线高效复用方法，包括以下步骤。步骤S1：获得原始设计数据并且验证该原始设计数据的完整性和正确性。步骤S2：将复用模块内的多个子模块替换为相同的母版子模块。步骤S3：当复用模块内的贯穿线的间距...

本发明公开了一种集成电路半定制物理设计贯穿信号线自动规划方法，包括以下按步骤。步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤。步骤S2：根据原始设计数据进行贯穿信号线自动规划。步...

本发明公开了一种集成电路半定制物理设计高效信号线电迁移分析方法，包括以下步骤。步骤S1：根据扁平式设计或者层次化设计对于寄生参数数据进行针对性检查。步骤S2：对于寄生参数数据进行格式转换。步骤S3：整理生成用于芯片设计的逻辑信息。步骤S...

一种低功耗触发器，包括MOS管N1、MOS管N3、MOS管Qn、第一反向器G1和第二反向器G2，信号输入端D与MOS管N3的第2脚、MOS管Qn的第1脚连接，MOS管N3的第3脚与信号输出端Q连接，信号输出端Q与第一反向器G1的输入端连...

本发明公开了一种集成电路半定制后端设计高效时钟树物理位置优化方法。步骤S1：后端设计工具根据芯片形状和元器件的电气参数逐一检查并且判断时钟树的各个物理位置是否合理，如果合理则检查时钟树的下一物理位置，否则标记该物理位置并且执行步骤S2。...

本发明公开了一种集成电路半定制后端设计高效时钟树物理绕线优化方法。步骤S1：后端设计工具根据芯片形状和内部元器件布局规划获取绕线资源信息。步骤S2：根据上述绕线资源信息和预置优先级的检查项目的顺序逐次检查并且判断时钟树信号线是否合理，如...

本发明公开了一种集成电路半定制后端设计时钟树顶层设计方法。步骤S1：后端设计工具执行顶层时钟树元器件布局，并且输出布局结果。步骤S2：根据步骤S1的布局结构执行顶层时钟树信号线配置，并且输出配置结果。步骤S3：将步骤S2的配置结果更新到...

本发明公开了一种集成电路半定制后端设计快速通道设计方法。步骤S1：后端设计工具获取原始数据和更新数据。步骤S2：通过比对上述原始数据和更新数据形成数据差异信息，并且对于上述数据差异信息进行分析以生成执行命令。步骤S3：执行上述执行命令以...

本发明公开了一种集成电路半定制后端设计时序预算方法。步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据。步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据。步骤S3...

一种低功耗触发器，包括MOS管N1、MOS管N3、MOS管Qn、第一反向器G1和第二反向器G2，信号输入端D与MOS管N3的第2脚、MOS管Qn的第1脚连接，MOS管N3的第3脚与信号输出端Q连接，信号输出端Q与第一反向器G1的输入端连...

本发明公开了一种集成电路半定制后端设计高效布局规划方法。步骤S1：后端设计工具导入设计数据。步骤S2：根据上述设计数据进行布局设计以输出第一输出数据。步骤S3：根据上述第一输出数据进行电源网络设计以输出第二输出数据。步骤S4：根据上述第...

本发明公开了一种集成电路半定制后端设计自动单元放置和优化方法。步骤S1：后端设计工具定义设计环境模式的设计参数。步骤S2：后端设计工具根据单元放置需求导入设计约束信息。步骤S3：后端设计工具的设计约束信息模块将上述设计约束信息转换为预置...

本发明公开了一种集成电路半定制后端设计ECO设计方法。步骤S1：后端设计工具将ECO设计需求区分为功能ECO设计或者非功能ECO设计，如果是功能ECO设计则执行步骤S2，如果是非功能ECO设计则执行步骤S3。步骤S2：根据原始ECO数据...

本发明公开了一种集成电路半定制后端设计布线和优化方法。步骤S1：后端设计工具导入初始数据。步骤S2：通过后端设计工具添加填充单元，以固定版图初始格局和寄生参数。步骤S3：根据上述初始数据，通过后端设计工具对于各条信号线进行选择性处理，以...

本发明公开了一种集成电路半定制后端设计自动物理验证方法。步骤S1：后端设计工具配置并且输出物理验证参数。步骤S2：后端设计工具获取上述物理验证参数。步骤S3：后端设计工具获取上述物理验证参数，并且根据上述物理验证参数生成并且输出执行命令...