本发明揭示一种其中可调节存取速度的存储器系统。所述存储器系统可包括存储器及存储器控制器。所述存储器控制器可经配置以产生多个控制信号来存取所述存储器，且调节控制信号之间的定时，以根据与存储器系统操作有关的参数来改变存储器存取速度。

在流水线式处理器中，位于指令高速缓存之前的预解码器计算ＰＣ－相对和绝对地址转移指令的转移目标地址（ＢＴＡ）。所述预解码器将ＢＴＡ与转移指令地址（ＢＩＡ）进行比较，以确定目标与指令是否位于相同的存储器页内。将对此进行指示的转移目标相同页（...

本发明揭示用于可控制地分派多个存储器组的一部分作为高速缓冲存储器的技术。为此目的，采用配置跟踪器和组选择器。所述配置跟踪器对每一存储器组是否将在高速缓冲存储器中操作进行配置。所述组选择器具有多个组分配函数。当接收到传入地址时，所述组选择...

一种集成电路包括多个电源域。各馈电电流开关电路（ＳＣＳＣ）跨每个电源域分布。当ＳＣＳＣ内一控制节点上呈现信号时，该ＳＣＳＣ将此电源域的局部馈电总线耦合到全局馈电总线。一启用信号路径延伸贯穿各ＳＣＳＣ，从而启用信号可从控制节点至控制节点地...

本文提供了一种方法，该方法包括在设备模拟器（５００）上产生两个模拟设备（５０２）。两个模拟设备对应于物理设备。在设备模拟器（５０８）上加载至少一个性能扩展文件，至少一个性能扩展文件被应用于至少一个模拟设备。然后，有选择地把应用程序（５１...

处理器中的一个或一个以上架构型寄存器是可写入分段字的，且可将来自多个未调准的存储器存取操作的数据直接汇集在架构型寄存器中，而不是首先将所述数据汇集在可写入分段字的非架构型寄存器中且接着将其传送到所述架构型寄存器。在通用寄存器文件利用寄存...

本发明提供一种包括条件转移指令预测机构的处理器，所述条件转移指令预测机构产生加权的转移预测值。对于往往不如强加权预测精确的弱加权预测而言，通过停止指令预取来节约与推测性填充和后续冲洗高速缓存相关联的功率。当在管道中已评估转移条件且已知实...

一种处理器包含用来预测程序返回地址以用于指令预取的返回堆栈电路，其中返回堆栈控制器确定与给定返回指令相关联的返回层级数目，并将所述数目的返回地址从所述返回堆栈上托。将多个返回地址从所述返回堆栈上托允许所述处理器预取连续程序调用串中的初始...

当发现管线处理器中的分支误预测时，如果误预测的分支指令不是管线中最后未提交的指令，那么将检查较早的未提交指令是否对长等待时间操作具有依赖性。如果发现有此类指令，那么将从所述管线中冲洗所有未提交的指令，而无需等待解决依赖性。校正分支预测，...

在指令执行管线中，预测存储器存取指令的未对准。基于所述预测，在所述存储器存取指令的有效地址产生之前，在所述管线中产生额外微操作。所述额外微操作存取越过预定地址边界的存储器。预测所述未对准且在所述管线中早期产生微操作确保足够的管线控制资源...

开关矩阵系统中的一种仲裁器通过以大于总线频率的频率操作而在单个总线频率时钟循环中对多个总线事务请求进行仲裁。这允许用一个仲裁逻辑实例在单个总线频率时钟循环中进行两个或两个以上仲裁操作。所述仲裁器可针对两个或两个以上从属装置进行仲裁，或者...

本发明揭示用于确保指令的同步预解码的技术。指令串含有来自可变长度指令集的指令和内嵌数据。一种技术包含将一区组界定为等于所述指令集中的最小长度指令，和将组成所述指令集中最长长度指令的区组的数目界定为ＭＡＸ。所述技术进一步包含当将程序编译或...

一种处理器包含例如取出级和解码级等共用指令解码前端和一组异质处理管线。较低性能管线具有较少级，且可利用较低速度／功率电路。较高性能管线具有较多级，且利用较快电路。所述管线共享其它处理器资源，例如指令高速缓冲存储器、寄存器文件堆栈、数据高...

检测终止代码循环的条件分支指令，且防止分支历史寄存器（ＢＨＲ）更新以存储循环结束分支评估。这防止实施循环迭代的分支从所述ＢＨＲ中取代其它分支评估历史。可通过编译器使用特定类型分支指令或在循环结束分支指令的操作码中插入指示位来静态地检测所...

许多处理器结构包括采取堆栈寄存器文件形式的寄存器，以用于保持在执行处理操作期间使用的数据。如本文所教示，形成所述堆栈的物理寄存器被组织成库。根据满足寄存器分派需求的需要，激活和去激活所述库中的一者或一者以上。

本发明描述一种用于节约功率的复合重命名寄存器文件。映射单元将指令寄存器号（ＩＲＮ）变换为逻辑寄存器号（ＬＲＮ）。所述重命名寄存器文件将ＬＲＮ映射到物理寄存器号（ＰＲＮ），从而存在数目大于通过直接使用所述ＩＲＮ可寻址数目的物理寄存器。所述...

基于非执行条件指令将不在当前通过管线处理器时执行的早期辨识，减轻原本会在等待迟来的操作数数据时施加的非执行条件指令的延时。在执行之前的合适点处，做出关于所述条件的确定。如果所述条件使得所述指令将不在此次通过管线时执行，则可终止关于所述条...

一种管线处理器包括指令高速缓冲存储器（ｉＣａｃｈｅ）、分支目标地址高速缓冲存储器（ＢＴＡＣ）和处理级，所述处理级包含用于从所述ｉＣａｃｈｅ和所述ＢＴＡＣ进行提取的级。为了补偿从所述ＢＴＡＣ提取分支目标地址所需的循环的数目，所述从所述ＢＴ...

本发明提供用于对一装置上的共享资源进行动态仲裁的系统。提供一种用于对分配一装置上的一装置资源进行仲裁的方法。所述方法包含：从一请求应用接收一请求分配所述装置资源的请求；和确定所述装置资源由一所有应用所有。所述方法还包含使所有者信息与请求...

本发明揭示一种处理系统中的总线仲裁方案。所述处理系统包含总线、耦合到所述总线的多个处理器以及总线仲裁器。所述总线仲裁器可向第一层中的所述处理器中的每一者指派第一层权重，且向第二层中的所述处理器中的每一者指派第二层权重。所述总线仲裁器可基...