一种缓冲装置及静电放电防护电路。其中，缓冲装置包含：第一驱动电路，耦接于该缓冲装置的信号输入端与第一参考电位之间；限流组件，包含第一端与第二端，其中，该第一端耦接于该信号输入端；以及第二驱动电路，耦接于该限流组件的该第二端与第二参考电位之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。利用本发明专利技术减小了Ｉ／Ｏ缓冲装置的尺寸，降低了制造成本。
【技术实现步骤摘要】
本专利技术涉及一种缓冲装置，更具体地，涉及一种缓冲装置及静电放电防护电路。
技术介绍
在集成电路(IntegratedCircuit，简称 IC)中，输入 / 输出(Input/Output，简称 I/O)缓冲器是用以驱动集成电路之输出信号经由该I/O缓冲器之I/O焊盘(pad)输出至另 一电子装置(例如，另一集成电路)。通常地，I/O缓冲器的驱动能力取决于I/O缓冲器的 尺寸。例如，构成I/O缓冲器的晶体管的宽度可能需要设计为几百微米(micrometer)，用 以为输出信号提供足够的驱动能力。另外，由于制造后的I/O缓冲器的I/O焊盘裸露于外 界环境中，因此，释放静电的能力成为人们对I/O缓冲器的另一关注点。为了满足静电放电 (Electrostatic Discharge,简称ESD)的规格要求，IC制造更是对构成I/O缓冲器的晶体 管的ESD规则进行了标准化，以维持静电产生的高电流。通常在集成电路中，晶体管的ESD 规则远大于核心晶体管的正常设计规则检查(Design Rule Check，简称DRC)规则。相应 地，传统I/O缓冲器在集成电路中占据较大面积，从而增加了集成电路的成本。因此，在维 持集成电路驱动输出信号并释放静电的能力的同时，如何为集成电路提供小尺寸的I/O缓 冲器成为半导体制造产业关注的焦点。
技术实现思路
有鉴于此，本专利技术提供一种缓冲装置及静电放电防护电路，用以降低成本并维持 ESD性能。一种缓冲装置，包含一第一驱动电路，耦接于该缓冲装置的一信号输入端与一第 一参考电位(potential)之间；一限流组件，包含一第一端与一第二端，其中，该第一端耦 接于该信号输入端；以及一第二驱动电路，耦接于该限流组件的该第二端与一第二参考电 位之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱 动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。一种静电放电防护电路，包含一缓冲装置，包含一第一驱动电路，耦接于一信 号输入焊盘与一第一电位输入焊盘之间；一限流组件，包含一第一端与一第二端，其中该第 一端耦接于该信号输入焊盘；一第二驱动电路，耦接于该限流组件的该第二端与一第二电 位输入焊盘之间，其中该第一电位输入焊盘与该第二电位输入焊盘包含一电源输入焊盘与 一接地焊盘；以及一箝位装置(clamping device)，耦接于该第一电位输入焊盘与该第二电 位输入焊盘之间；其中，该限流组件限制流经该第二驱动电路的静电放电电流量，并使流经 该第一驱动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。一种静电放电防护电路，包含多个并联的缓冲装置，其中，该多个并联的缓冲装 置包含一第一缓冲装置，包含一第一驱动电路，耦接于一第一信号输入焊盘与一第一参 考电位之间；一第一限流组件，包含一第一端与一第二端，其中，该第一端耦接于该第一信 号输入端；以及一第二驱动电路，耦接于该第一限流组件的该第二端与一第二参考电位之间；以及一第二缓冲装置，包含一第三驱动电路，耦接于一第二信号输入端与该第一参考 电位之间；一第二限流组件，包含一第一端与一第二端，其中，该第一端耦接于该第二信号 输入焊盘；以及一第三驱动电路，耦接于该第二限流组件的该第二端与该第二参考电位之 间；其中，该第一限流组件限制流经该第二驱动电路的静电放电电流量，并使流经该第一驱 动电路的静电放电电流量大于流经该第二驱动电路的静电放电电流量。利用本专利技术所提供的缓冲装置及静电放电防护电路，在维持缓冲装置的驱动能力 (也就是，直流特性)与ESD性能的同时，与传统I/O缓冲装置相比，本专利技术大大减小了 I/O 缓冲装置的尺寸，从而降低了制造成本。附图说明第1图为根据本专利技术第一实施例的缓冲装置100的电路示意图。第2图为第1图所示的缓冲装置100的平面架构200与传统缓冲装置的平面架构 2002的比较示意图。第3图为传统缓冲装置与第1图所示的缓冲装置100的直流特性说明示意图。第4图为根据本专利技术第二实施例的缓冲装置400的示意图。第5图为根据本专利技术第三实施例的ESD防护电路500的示意图。第6图为根据本专利技术第四实施例的ESD防护电路600的示意图。具体实施例方式在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域技术人员 应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不 以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在 通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限 定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一 第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其 它装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本专利技术的较佳实 施方式，然该描述乃以说明本专利技术的一般原则为目的，并非用以限定本专利技术的范围。本专利技术 的保护范围当视所附的权利要求所界定者为准。请参照第1图，第1图为根据本专利技术第一实施例的缓冲装置100的电路示意图。缓 冲装置100包含第一驱动电路102、限流组件104及第二驱动电路106。为便于描述，如第 1图所示，控制逻辑电路110耦接于第一驱动电路102与第二驱动电路106，控制逻辑电路 110用以控制第一驱动电路102与第二驱动电路106来产生输出信号。第一驱动电路102 耦接于缓冲装置100的信号输入端(如第1图所示的节点Ns)与第一参考电位Vss之间。 限流组件104耦接于节点Ns与第二驱动电路106之间。第二驱动电路106耦接于限流组 件104与第二参考电位Vdd之间。在本实施例中，第二驱动电路106可包含至少一个场效应晶体管，例如第1图所示 的多个PMOS (P型金氧半导体)晶体管MP1 MPn (n彡1)，限流组件104可包含至少一个电 阻，例如第1图所示的多个电阻R1 Rn，其中，PM0S晶体管MP1 MPn分别于节点附 Nn 耦接于电阻R1 Rn，如第1图所示。电阻R1 Rn可以是多晶硅电阻(polyresistors)、金属硅化物阻绝电阻(salicide blocking resistors)、金属硅化物扩散电阻(no-salicide diffusion resistors)或上述电阻类型的任意组合，然本专利技术并不以此为限，任何其它电 阻性组件亦可作为备选。电阻R1 Rn的电阻值可以不小于零且不大于电阻值R。ptimal，然本 专利技术并不以此为限。电阻值R。ptimal可根据驱动能力进行调整。对于较强的驱动能力，电阻 值R。ptimal可较小。电阻R1 Rn的电阻值可以相同或互不相同。请注意，第一驱动电路102 可为拉低电路(pull-low circuit)，第二驱动电路106可为拉高电路(pull-up circuit)。 在本实施例中，拉低电路通过第一 NM0S(N型金氧半导体)晶体管MN1与第二 NM0S晶体管 MN2来实施，其中，第一 NM0S晶体管MN1级联(cascaded)于第二 NM0S晶体管MN2。此外， 如第1图所示的实施例中，由于第二 NM0S晶体管丽2的栅极端节点Ngn2可电性连本文档来自技高网...
【技术保护点】
一种缓冲装置，其特征在于，所述缓冲装置包含：第一驱动电路，耦接于所述缓冲装置的信号输入端与第一参考电位之间；限流组件，包含第一端与第二端，其中，所述第一端耦接于所述信号输入端；以及第二驱动电路，耦接于所述限流组件的所述第二端与第二参考电位之间；其中，所述限流组件限制流经所述第二驱动电路的静电放电电流量，并使流经所述第一驱动电路的静电放电电流量大于流经所述第二驱动电路的静电放电电流量。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：庄健晖，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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