一种单端输入的迟滞比较电路制造技术

本实用新型专利技术公开了一种单端输入的迟滞比较电路，包括用于产生阈值电压的阈值电压产生环路，以及用于产生迟滞电压的正反馈支路；正反馈支路由电流源Ｉ３和开关ＳＷ串联构成；阈值电压产生环路包括ＰＭＯＳ管Ｐ１、Ｐ２，ＮＭＯＳ管Ｎ３、Ｎ４，电流源Ｉ１、Ｉ２；ＰＭＯＳ管Ｐ１的栅极作为输入端，其漏极接地，源极与ＮＭＯＳ管Ｎ３的源极相接并连接到正反馈支路的开关ＳＷ，开关ＳＷ的另一端接电流源Ｉ３的输出端；ＮＭＯＳ管Ｎ３的栅极与漏极相连并连接到ＮＭＯＳ管Ｎ４的栅极和电流源Ｉ１的输出端；ＮＭＯＳ管Ｎ４的漏极接电流源Ｉ２的输出端，源极与ＰＭＯＳ管Ｐ２的源极相连；ＰＭＯＳ管Ｐ２的栅极和漏极接地；电流源Ｉ１、Ｉ２、Ｉ３的输入端均与电源Ｖ↓［ＤＤ］相接。本迟滞比较电路是为检测芯片中某电压是否过低而设计，电路只有一个输入端用于输入待测电压。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种单端输入的迟滞比较电路，其特征在于：该迟滞比较电路包括用于产生阈值电压Ｖ↓［ＴＨ］和进行比较的阈值电压产生环路（１），以及用于产生迟滞电压Ｖ↓［ＨＹＳ］的正反馈支路（２）；其中，正反馈支路（２）由电流源Ｉ３和开关ＳＷ串联构成；阈值电压产生环路（１）包括ＰＭＯＳ管Ｐ１、Ｐ２、ＮＭＯＳ管Ｎ３、Ｎ４和电流源Ｉ１、Ｉ２，ＰＭＯＳ管Ｐ１的栅极作为输入端ＣＴＲＬ，其漏极接地，源极与ＮＭＯＳ管Ｎ３的源极相接并连接到正反馈支路的开关ＳＷ，开关ＳＷ的另一端接电流源Ｉ３的输出端；ＮＭＯＳ管Ｎ３的栅极与漏极相连后又分别连接到ＮＭＯＳ管Ｎ４的栅极和电流源Ｉ１的输出端；ＮＭＯＳ管Ｎ４的漏极接电流源Ｉ２的输出端，源极与ＰＭＯＳ管Ｐ２的源极相连；ＰＭＯＳ管Ｐ２的栅极和漏极接地；电流源Ｉ１、Ｉ２和Ｉ３的输入端均与电源Ｖ↓［ＤＤ］相接。

【技术特征摘要】

【专利技术属性】
技术研发人员：邹雪城，刘政林，郑朝霞，邹志革，詹昶，
申请(专利权)人：华中科技大学，
类型：实用新型
国别省市：83[中国|武汉]