使用相对时的电路综合和验证制造技术

从电路的特性说明综合和／或验证电路的系统和方法。限定了电路中信号的信号排序，其中限定电路中信号的信号排序包括规定电路内多个事件的相对排序。特性说明被修改作为信号排序的函数。然后，电路被综合和或验证作为修改的特性说明的函数。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路制造，更具体地，本专利技术涉及根据特性说明来综合和验证定时电路的系统和方法。背景信息数字电路中时序的设计是极其困难的挑战。传统的时钟数字设计通过把电路分解成无循环组合逻辑(CL)级和级间时钟锁存器而解决这个问题；时钟周期只被调谐来适应CL级中最坏的传播延时。组合逻辑的特性然后可被规定和被综合，而不用考虑时序。速度无关(SI)的异步电路类似于时钟的CL设计，因为SI电路是与时间无关的，-该特性对于任何门延时都是正确的。高性能电路，诸如时钟同步的和异步的，从更积极的定时方法得到好处。时钟同步的电路可以本地化地处理时间，允许在电路的不同部分中的调整的和可变的时间。时间上异步的和顺序的电路可以具有大大地增强的性能，代价是对于延时变化的较低的鲁棒性。度量时序需要传播时间的技术规范或传播时间范围的技术规范。不幸地，度量时序分析会使得复杂性大大地增加，即使在使用简单的本地化的时序时。所以，即使中等大小的定时电路的综合和验证也变得难以驾驭的。而且，精确的度量范围需要布局配置的参量，而在电路被综合时，这些参量可能不存在。所需要的是规定一个电路的系统和方法，它使得电路不取决于传播延时或传播延时的估值，同时保持无冒险设计的综合和验证。专利技术概述按照本专利技术的一个方面，描述了根据电路的特性说明执行逻辑综合的系统和方法。限定了电路中信号的信号排序，其中限定电路中信号的信号排序包括规定电路内多个事件的相对排序。特性说明作为信号排序的函数被修改。然后，电路作为修改的特性说明的函数被综合。按照本专利技术的另一个方面，描述了根据电路的特性说明执行逻辑综合的系统和方法。限定了电路中信号的信号排序，其中限定电路中信号的信号排序，包括规定电路内多个事件的相对排序。特性说明作为信号排序的函数被修改。然后，电路作为修改的特性说明的函数被验证。按照本专利技术的再一个方面，电路包括多个晶体管和连接多个晶体管的两个或两个以上的晶体管的导线。导线作为电路的特性说明的函数被限定和被综合，其中特性说明包括规定在电路内多个事件之间的相对排序的信息。按照本专利技术的再一个方面，计算机可读的媒体包括在电路的特性说明中用于代表电路的程序代码，用于限定电路中信号的信号排序的程序代码，其中限定包括规定在电路内多个事件之间的相对排序，用于作为信号排序的函数来修改特性说明的程序代码，以及用于作为修改的特性说明的函数来综合电路的程序代码。附图简短描述按照本专利技术的再一个方面，计算机可读的媒体包括在电路的特性说明中用于代表电路的程序代码，用于限定电路中信号的信号排序的程序代码，其中限定包括规定在电路内多个事件之间的相对排序，用于作为信号排序的函数来修改特性说明的程序代码，以及用于作为修改的特性说明的函数来验证电路的程序代码。附图说明图1a显示按照本专利技术的逻辑综合系统；图1b显示按照本专利技术的逻辑验证系统；图2显示按照本专利技术的综合和/或验证逻辑的方法；图3显示应用图2的协议的计算机可读媒体存储程序代码；图4a-c显示设置-复位跳动的综合；图5a-c显示通过应用按照本专利技术的一系列相对时序假定，简单的二输入端通用的C-单元的演进；图6a-e显示通过应用按照本专利技术的一系列相对时序假定，静态AND-ORC-单元的演进；图7是比较图6a-e的电路的属性的表；图8a-d是通过应用按照本专利技术的一系列相对时序假定简化的FIFO的Petri网说明；图9a-d是通过应用按照本专利技术的一系列相对时序假定的FIFO的演变；图10显示3D状态机；图11显示图9b的电路限定的物理实施方案；图12显示相对定时的脉冲模式FIFO小区；图13显示图12的FIFO小区的重排的版本；图14显示四周期请求-应答握手；图15是比较图9a-d的属性的表；图16a和b显示通过应用按照本专利技术的一系列相对时序假定的Tag Unit(标记单元)的演进；图17显示图16a所示的Tag Unit(标记单元)的各种元件；图18是事件排序中时序假定的说明；图19是同时性时序假定的说明；图20是早先使能假定的说明；图21是xyz电路的例子；图22是对于图21的电路的序假定的自动产生的例子；图23是按照本专利技术的、图21的电路的最佳化版本；图24a和b显示VME总线控制器的I/O接口；图25a和b显示读和写周期的状态图，分别用于图24a和b的I/O接口；图26a和b显示状态图的另一个版本，描述图24a和b的I/O接口的完全的特性；图27显示被使用来代表通用的C单元的符号；图28a和b显示图24a和b的VME总线控制器的技术规范，以及该技术规范的一个速度无关的实施例；图29显示假定慢环境的、图28a的电路的一个相对定时的实施例；图30显示假定慢环境的、图28a的电路的另一个相对定时的实施例；图31显示假定慢环境和慢总线控制逻辑的、图28a的电路的一个相对定时的实施例；图32显示图31的电路的时序分析；以及图33显示图31内的延时垫整，以便满足时序假定。优选实施例描述在以下的优选实施例的详细说明中，参考了作为本专利技术的一部分的附图，以及其中通过说明显示了其中可以实施本专利技术的特定的实施例。应当看到，其它实施例可被利用，以及可以作出结构性改变，而不背离本专利技术的范围。图1a上显示了逻辑综合系统10。图1a显示具有被连接到显示器14与数据输入装置16的处理单元12的工作站。处理单元12包括存储器装置18，被使用来存储按照本专利技术的程序代码。逻辑综合系统10使用电路的特性说明来综合该电路。在一个实施例中，被安装在工作站中的程序代码，在被执行时，作为电路中一个或多个信号的相对排序的函数修改特性说明，以及作为修改特性说明的函数来综合该电路。图1b上显示逻辑验证系统40。图1b显示具有被连接到显示器44与数据输入装置46的处理单元42的工作站。处理单元42包括存储器装置48，被使用来存储按照本专利技术的程序代码。逻辑验证系统40使用电路的特性说明来验证该电路的运行。在一个实施例中，被安装在工作站中的程序代码，在被执行时，修改特性说明作为电路中一个或多个信号的相对排序的函数，以及验证该电路作为修改特性说明的函数。相对定时是代表和对在同步和异步电路中的延时推理的新方法。在一个实施例中，设计者通过对于事件的相对排序作出断言(例如，在信号B进到低电平以前，信号A进到高电平)，而对电路的特性说明加上新的定义。综合和验证算法使用这些断言来限制大的状态空间和改进综合的质量，以及增加验证的容量。在一个实施例中，相对定时约束条件被表示为不等性的系统，它可以通过检验路径延时，而被证明保持在任何系统中。如上所述，速度无关的电路的综合假定一个延时模型，它对于从被使用来实施它的电路和技术的实际环境所预期的时间特性，可被看作为太保守。相对定时约束条件，通过对环境和电路本身的特性作出某些时序假定，允许设计者简化被综合的电路。然而，这样的电路不一定保持速度无关电路的关键性质，即，电路对于系统元件的所有可能的延时不一定都作出正确反应。为此，重要的是知道在哪些条件下，电路正确地运行。图2显示把相对定时应用到特性说明的例子。在图2上，在20，电路通过特性说明来描述。在22，在电路内两个或多个信号之间规定一个排序。当信号随时间改变状态时，例如通过限定，这个排序没有被规定。而是，它由更无定形的相本文档来自技高网...

【技术保护点】
一种从电路的特性说明执行逻辑综合的方法，包括：限定电路中信号的信号排序，其中限定包括规定电路内多个事件的相对排序；修改特性说明作为信号排序的函数；以及综合电路作为修改的特性说明的函数。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：KS斯蒂芬斯，S罗特姆，R吉诺萨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]