考虑耦合效应进行时延优化的标准单元总体布线方法技术

考虑耦合效应进行时延优化的标准单元总体布线方法，含有用计算机在每条线网构造时延优化的Ｓｔｅｉｎｅｒ树，优化布线拥挤，消除拥挤边，判断时延是否满足约束指标的步骤，其特征在于：在根据优化布线拥挤，消除拥挤边的布线结果进行时延计算以及后继的优化电路时延时，它依次采用如下步骤： （１）统计电路时延信息： （１．１）在估算互连线电学参数时使用ＷＬＥ（Ｗｉｒｅ－Ｌｏａｄ－Ｅｓｔｉｍａｔｉｏｎ）互连线负载模型，它是通过在不同布线层对于金属线进行实验模拟，得到了离散的寄生参数并再进行曲线拟合而得到的，其输入参数为：金属线的线宽（Ｗ０）、实际线间距（Ｓ０）、线长（Ｌ）和所在的布线层序号（ｖ）；输出参数为：金属线的单位总电阻（Ｒｔ０）、单位总电容（Ｃｔ０）、单位耦合电容（Ｃｃ０）； （１．２）用全等变换技术计算互连线延迟：见（Ｋ．Ｊ．Ｋｅｒｎｓ，Ｉ．Ｌ．Ｗｅｍｐｌｅ，Ａ．Ｔ．Ｙａｎｇ．‘Ｓｔａｂｌｅ ａｎｄ Ｅｆｆｉｃｉｅｎｔ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｓｕｂｓｔｒａｔｅ Ｍｏｄｅｌ Ｎｅｔｗｏｒｋｓ Ｕｓｉｎｇ Ｃｏｎｇｒｕｅｎｃｅ Ｔｒａｎｓｆｏｒｍｓ．’Ｉｎ：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＣＭ／ＩＥＥＥ ＩＣＣＡＤ，１９９５，２０７～２１４，采用全等变换方法来稳定而有效地降低衬底模型网络）；它的输入参数为：线网每一段走线的总电容（Ｃｔ）、总电阻（Ｒｔ），线网的连接关系；输出参数为：线网每个漏点的延迟值（Ｔｉ）及传输时间（ｔｒ）； （１．３）用查表和插值的方法计算门延迟：所用的表是用户在实施例中提供的每个库单元的延迟信息表及其对应的索引，输入参数为：门的输入Ｐｉｎ的传输时间（ｔｒ），门的输出负载总电容（即为输出的线网总电容Ｃｔ）；输出参数为：门延迟值（Ｔｇ），门的输出Ｐｉｎ的传输时间（ｔｉ）； （１．４）计算路径的总延迟： 路径的总延迟＝门延迟Ｔｇ＋连线延迟Ｔｉ； （２）优化电路时延： 设．非关键路径的边的权值： ＊↓［ｉ］＝α↓［１］ｗ↓［ｃｏｎｇｉ］＋α↓［２］ｗ↓［ｃｏｕｐｉ］，α↓［１］＋α↓［２］＝１， 其中，ｗ↓［ｃｏｎｇｉ］：该边拥挤引起的费用； ｗ↓［ｃｏｕｐｉ］：该边耦合电容引起的费用； α↓［１］、α↓［２］：调整系数； 则，关键路径的边的权值： ＊↓［ｉ］＝α↓［１］ｗ↓［ｃｏｎｇｉ］＋μα↓［２］ｗ↓［ｃｏｕｐｉ］，μ＞１， 即通过减少关键路径上线网附近的布线密度，以减少其耦合电容，保证其时延的减小。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

集成电路计算机辅助设计(IC CAD)领域，尤其涉及标准单元(SC)总体布线领域。集成电路的制造工艺目前正从超深亚微米(VDSM)进入到纳米(nanometer)阶段；集成电路的设计规模也正由超大规模(VLSI)、甚大规模(ULSI)向G大规模(GSI)方向发展。在这种条件下，一方面，集成电路设计中互连线延迟已经大大超过了门延迟，成为影响芯片性能的主要因素。因此，这时仅仅优化布线拥挤是不够的，要进行时延优化。另一方面，此时互连线之间由耦合电容引起的耦合效应已非常强烈。因此，若在时延优化时仍按照以往的方法而忽略耦合效应的影响，将会使所得到的优化结果具有很大的局限。因此，在新的技术发展与工艺要求下，要研究考虑耦合效应优化时延(同时包含优化布线拥挤)的总体布线方法。在已报导和所能查阅到的国内外相关研究中，我们列举、分析、总结如下下面这些代表性的时延优化方法，它们都进行了时延的优化，但由于当时的技术条件限制而都没有考虑耦合效应对时延的影响。较早期的一些方法(1)简单地将最小化线网互连线延迟的概念转化为最短线网长度的布线；(2)采用优先级分配的方法，通过静态时延分析产生出关键线网，然后，给这些关键线网分配较高的优先级，尽量使它们的长度最小。而事实上，只有在两端点线网的情况下，或连线电阻与输出驱动电阻相比可以忽略不计的情况下，最短线网连接才能保证最短的互连线延迟。而对于多端点线网，在VDSM工艺下，连线电阻与输出驱动电阻相比不能忽略不计。此时，线网的漏点(即该线网的信号输出引脚点)延迟不仅与线网总连线长度有关，而且与线网布线树的结构有关。因此，这些方法就不再适用了。以后发现电路的最长关键路径时延决定着芯片的电性能。于是，在标准单元布线的时延优化上出现了以下四类方法(1)基于线网的时延优化总体布线。它是将关键路径上的互连线延迟约束分配到各个相关的线网中，作为对线网延迟的约束。它的控制策略简单，易于实现。(2)基于关键路径的时延优化总体布线。它并不单一考虑每条线网的延迟约束，而是将线网的延迟约束检查放到与其相关的关键路径的延迟约束检查中，只要关键路径上总的延迟约束满足，线网的新布线结果就可行。它力求避免不合理的延迟分配，放宽线网的布线约束，得到更好的布线质量。方法(1)在时延约束的分配上存在一定的盲目性。由于对每条线网的延迟都有严格的限制，因此，如果时延分配结果与实际布线的需求不相符时，就会使得拥挤线网为满足自身所分配的时延约束而无法使拥挤得到改善。在方法(2)中，确定需重布改进时延的线网存在盲目性，只能靠贪婪试探的方法，不能实现主动控制，这使得总体布线算法的求解速度比较低。(3)文献中提出了一种考虑时延约束的总体布线方法。该方法进行了电路时延的优化，但没有考虑耦合效应的影响。同时，该方法是面向积木块(BBL)设计模式的而不是标准单元(SC)设计模式。该文中采用了很小规模的测试例子，并需要较长的算法执行时间。因此，该方法不能应用于SC的布线中。(4)基于关键网络技术的时延优化总体布线。该方法提出了基于构造关键网络进行时延优化的优化思想。与方法(1)-(3)相比，该方法取得了好的效果。但由于没有考虑耦合效应对于时延的影响，使得该方法在新的工艺条件下，其应用受到限制。已进行过“新颖性检索”，检索报告见附件1。本专利技术的特征在于它依次包含如下步骤(1)初始化设置GRC(总体布线单元)的行数Nnr，列数Nnc，GRG(总体布线图)中所有顶点即GRC中心点的坐标vnr，nc(x，y)，其中，nr，nc分别代表行和列，x，y是芯片平面的坐标；GRG中每条边ek的容量Ck，电路中线网的总数Nsum，每条线网的网表NetlistIndex，每条线网的源点s，漏点t，电路的所有电学性能参数，用户给定的时延约束指标参数；(2)生成GRG读入在多层布线芯片上划分GRC所必需的Nnr，Nnc，读入在多层布线芯片上生成GRG所必需的各顶点的坐标值，给顶点以及连接每两个相邻顶点的边ek编号；(3)读入电路详细连接关系即网表读入电路中线网的总数目Nsum，读入每条线网网表，按读入顺序，为每条线网编号；(4)读入电路的所有电学性能参数与约束指标，赋到相应的变量和数组中； (5)构造初始布线树即Steiner树，即在每条线网不受任何约束条件下构造时延优化的Steiner树；(6)统计总的可用布线资源，标记拥挤区域根据步骤(5)执行后得到的初始解，统计每条GRG边的被使用量dk，比较Ck与dk，若Ck＜dk，表示出现布线拥挤，得出拥挤区域，对布线拥挤的GRG边进行标记，有标记的线网即为拥挤线网；(7)用SSTT.cpp程序优化布线拥挤，消除拥挤边；(8)用Coll_Timing_Info.cpp程序统计电路时延信息，再根据步骤(7)执行后的布线结果进行时延计算，得到每条电信号传输路径从输入PI到输出PO的时延值，它依次采用如下步骤(8.1)统计电路时延信息(8.1.1)在估算互连线电学参数时使用WLE(Wire-Load-Estimation)互连线负载模型，它是通过在不同布线层对于金属线进行实验模拟，得到了离散的寄生参数并再进行曲线拟合而得到的，其输入参数为金属线的线宽(W0)、实际线间距(S0)、线长(L)和所在的布线层序号(v)；输出参数为金属线的单位总电阻(Rt0)、单位总电容(Ct0)、单位耦合电容(Cc0)；(8.1.2)用全等变换技术计算互连线延迟见(K.J.Kerns，I.L.Wemple，A.T.Yang.‘Stable and Efficient Reduction of Substrate Model Networks Using CongruenceTransforms.’InProceedings of ACM/IEEE ICCAD，1995，207～214，采用全等变换方法来稳定而有效地降低衬底模型网络)；它的输入参数为线网每一段走线的总电容(Ct)、总电阻(Rt)，线网的连接关系；输出参数为线网每个漏点的延迟值(Ti)及传输时间(tr)；(8.1.3)用查表和插值的方法计算门延迟所用的表是用户在实施例中提供的每个库单元的延迟信息表及其对应的索引，输入参数为门的输入Pin的传输时间(tr)，门的输出负载总电容(即为输出的线网总电容Ct)；输出参数为门延迟值(Tg)，门的输出Pin的传输时间(ti)；(8.1.4)计算路径的总延迟路径的总延迟＝门延迟Tg+连线延迟Ti；(9)优化电路时延设.非关键路径的边的权值w~i=α1wcongi+α2wcoupi,α1+α2=1,]]>其中，wcongi该边拥挤引起的费用；wcoupi该边耦合电容引起的费用；α1、α2调整系数；则，关键路径的边的权值w~i=α1wcongi+μα2wcoupi,μ>1,]]>即通过减少关键路径上线网附近的布线密度，以减少其耦合电容，保证其时延的减小。(10)判断各条从PI到PO的电信号传输路径上的时延是否满足给定的所有时延约束指标，若延迟优化结果＞时延约束指标，则继续本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：洪先龙，经彤，许静宇，张凌，胡昱，
申请(专利权)人：清华大学，
类型：发明
国别省市：