半导体器件及其制造方法及包括该器件的电子设备技术

公开了一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，竖直型半导体器件可以包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。

【技术实现步骤摘要】
半导体器件及其制造方法及包括该器件的电子设备
本公开涉及半导体领域，更具体地，涉及紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制、小亚阈值摆幅以及由此导致的低功耗。这使得能够将器件进一步缩小以增大集成密度。在一些应用中需要串联连接若干晶体管例如为了形成与非(NAND)门。可以将这些晶体管竖直叠置以节省面积。但是，晶体管之间的互连形成存在难度。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种竖直型半导体器件，包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。根据本公开的另一方面，提供了一种制造竖直型半导体器件的方法，包括：在衬底上设置源/漏层、沟道层交替叠置的堆叠；在所述堆叠上设置硬掩模层，该硬掩模层被构图为具有器件限定部、接触限定部以及器件限定部与接触限定部之间的连接部，其中在俯视图中，连接部相对于器件限定部和接触限定部收缩；利用硬掩模层为掩模，对所述堆叠进行构图；选择性刻蚀沟道层，使沟道层留于硬掩模层的器件限定部下方；利用第一电介质层填充硬掩模层下方由于沟道层的选择性刻蚀而留下的空间；选择性刻蚀源/漏层，使源/漏层留于硬掩模层的器件限定部下方；利用第二电介质层填充硬掩模层下方由于源/漏层的选择性刻蚀而留下的空间；进行替代栅工艺，将第一电介质层替换为栅堆叠，从而栅堆叠包括处于硬掩模层的器件限定部下方的主体、处于硬掩模层的接触限定部下方的端部以及处于硬掩模层的连接部下方的连接部；至少对部分栅堆叠的端部进行构图，使得处于上方的栅堆叠的端部能够露出处于下方的栅堆叠的端部；以及在各栅堆叠的端部上形成与端部相接触的接触部。根据本公开的另一方面，提供了一种电子设备，包括上述竖直型半导体器件。根据本公开的实施例，栅堆叠横向延伸，特别是可以延伸超出有源区域，以便于制造到栅堆叠的接触部。栅堆叠的连接部相对于主体和端部收缩，这种结构一方面能够限定器件的特征尺寸(对应于主体)，另一方面能够便于(端部)与接触部相接触。各单元器件彼此竖直叠置，从而相邻单元器件各自的源/漏区可以彼此物理接触或者共享，于是能够容易地形成串联连接。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至25示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图1、2是截面图，图3(a)、6、7、8(a)、11(a)、12(a)、13(a)、15(a)是俯视图，图9(a)、10(a)、11(b)、13(b)、14(a)、15(b)、16(a)、17(a)、18(a)、19(a)、20、21、22、23、24、25是沿图3(a)中AA′线的截面图，图3(b)、4、5、8(b)、9(b)、10(b)、11(c)、13(c)、14(b)、18(b)、19(b)是沿图3(a)中BB′线的截面图，图12(b)是沿图12(a)中DD′线的截面图，图16(b)、17(b)、18(c)、19(c)是沿图15(a)中EE′线的截面图；图26至28示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；图29(a)至30(c)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图，其中，图29(a)、30(a)是沿图3(a)中AA′线的截面图，图29(b)、30(b)是沿图3(a)中BB′线的截面图，图29(c)、30(c)是沿图15(a)中EE′线的截面图；图31至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的竖直型半导体器件可以包括在衬底上彼此叠置的多个竖直型单元器件。所谓“竖直型”器件，是指器件的有源区沿竖直方向(例如，沿大致垂直于衬底表面的方向)延伸。在这种竖直型器件中，栅堆叠可以至少部分地绕有源区(更具体地，其中的沟道区)的外周形成，且可以横向(例如，沿大致平行于衬底表面的方向)延伸。根据本公开的实施例，各单元器件的相应栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩。如下面将详细描述地那样，这种形式的栅堆叠一方面有利于限定单元器件的特征尺寸，一方面有利于与接触部的接触。到各栅堆叠的接触部可以形成在相应栅堆叠的端部上。各单元器件的栅堆叠可以沿着实质上相同的方向横向延伸(例如，它们根据相同的掩模来制造得到)。这种情况下，为避免到各栅堆叠的接触部之间的相互干扰，处于下方的单元器件的栅堆叠的端部可以延伸超出处于上方的单元器件的栅堆叠的端部。例如，各栅堆叠的主体可以具有实质上相同的大小，且连接部可以具有实质上相同的大小，但是处于上方的单元器件的栅堆叠的端部可以被构图为露出处于下方的单元器件的栅堆叠的端部的至少一部分。例如，在俯视图中，各栅堆叠的主体和连接部可以实质上彼此重叠，而处于上方的单元器件的栅堆叠的端部可以占据处于下方的单元器件的栅堆叠的端部的一部分。根据本公开的实施例，各单元器件的竖直有源区可以包括依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。根据本公开的实施例，单元器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，单元器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同或者相反的导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而本文档来自技高网...

【技术保护点】
1.一种竖直型半导体器件，包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。

【技术特征摘要】
1.一种竖直型半导体器件，包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。2.根据权利要求1所述的竖直型半导体器件，其中，各栅堆叠沿着实质上相同的方向横向延伸，处于下方的单元器件的栅堆叠的端部延伸超出处于上方的单元器件的栅堆叠的端部。3.根据权利要求2所述的竖直型半导体器件，其中，各栅堆叠的主体具有实质上相同的大小，且连接部具有实质上相同的大小。4.根据权利要求2所述的竖直型半导体器件，其中，在俯视图中，各栅堆叠的主体和连接部实质上彼此重叠，而处于上方的单元器件的栅堆叠的端部占据处于下方的单元器件的栅堆叠的端部的一部分。5.根据权利要求1所述的竖直型半导体器件，其中，各单元器件包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其栅堆叠的主体至少部分地绕沟道层的外周形成，栅堆叠与沟道层实质上共面。6.根据权利要求5所述的竖直型半导体器件，其中，栅堆叠的上表面与相应沟道层的上表面实质上共面，且栅堆叠的下表面与相应沟道层的下表面实质上共面。7.根据权利要求5所述的竖直型半导体器件，其中，相邻的两个单元器件之间的源/漏层由这两个单元器件共享。8.根据权利要求5所述的竖直型半导体器件，其中，各单元器件的第一源/漏层和第二源/漏层具有彼此相反的掺杂类型。9.根据权利要求8所述的竖直型半导体器件，其中，相邻的单元器件之间的源/漏层形成pn结。10.根据权利要求9所述的竖直型半导体器件，其中，相邻的单元器件之间的源/漏层形成的pn结被金属和/或金属硅化物短路。11.根据权利要求5至10中任一项所述的竖直型半导体器件，还包括：在各源/漏层中和/或各源/漏层的外周表面上形成的金属硅化物层。12.根据权利要求1所述的竖直型半导体器件，还包括：在栅堆叠的端部的外周处竖直延伸的至少一个电介质侧墙，其中，在俯视图中，各电介质侧墙仅占据栅堆叠的端部的外周的一部分。13.根据权利要求12所述的竖直型半导体器件，还包括：在栅堆叠的主体的外周处竖直延伸的至少一个电介质侧墙，其中，在俯视图中，各电介质侧墙仅占据栅堆叠的主体的外周的一部分。14.根据权利要求1至13中任一项所述的竖直型半导体器件，其中，各栅堆叠的一部分被替换为不同的导电材料。15.根据权利要求14所述的竖直型半导体器件，其中，各栅堆叠被替换为不同的导电材料的部分的厚度大于替换前的栅堆叠中栅导体层的厚度。16.一种制造竖直型半导体器件的方法，包括：在衬底上设置源/漏层、沟道层交替叠置的堆叠；在所述堆叠上设置硬掩模层，该硬掩模层被构图为具有器件限定部、接触限定部以及器件限定部与接触限定部之间的连接部，其中在俯视图中，连接部相对于器件限定部和接触限定部收缩；利用硬掩模层为掩模，对所述堆叠进行构图；选择性刻蚀沟道层，使沟道层...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11