The invention provides a BCD semiconductor device and its manufacturing method, which can integrate two types of JFET, two types of VDMOS, LIGBT, seven types of LDMOS, low-voltage NMOS, low-voltage PMOS, low-voltage NPN, low-voltage PNP and diode on a chip at the same time, and will be applied to Bipolar devices in analog circuits, power devices in switching circuits, CMOS devices in logic circuits, etc. Compared with conventional high-voltage semiconductor devices, the integrated two types of VDMOS and JFET devices have smaller on-resistance under the same chip area. The devices are completely isolated through the whole drift region through the slot-shaped isolation structure formed naturally by the superjunction. The manufacturing method is simple. Single, the process difficulty is relatively low, the BCD device can be used in consumer electronics, display driver and other products.
【技术实现步骤摘要】
BCD半导体器件及其制造方法
本专利技术属于半导体功率器件
，尤其是一种BCD半导体器件及其制造方法。
技术介绍
功率集成电路PIC(PowerIntegratedCircuit)是指将高压功率器件与信号处理系统及外围接口电路、保护电路、检测诊断电路等集成在同一芯片的集成电路。一般将其分为智能功率集成电路SPIC(SmartPowerIntegratedCircuit)和高压集成电路HVIC(HighVoltageIntegratedCircuit)两类。功率集成IC被广泛应用在电源管理、电机驱动、汽车电子和工业控制等领域。BCD指的是将Bipolar、CMOS、DMOS等高压功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计和外围芯片更简洁等特点，快速发展为功率IC领域的主流技术。BCD技术中的Bipolar双极晶体管具有高模拟精度主要用于模拟电路中，CMOS具有高集成度主要用于逻辑电路中，DMOS具有高功率(高电压)特性常用作开关作用。主要用作开关使用的DMOS是BCD工艺的核心器件，其功能要求器件具有高耐压的同时尽量小的...
【技术保护点】
1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的第一类JFET器件(1)，第一隔离结构(204)，第一类VDMOS器件(2)，第二隔离结构(203)，第二类VDMOS器件(3)，LIGBT器件(4)，第一类LDMOS器件(5)，第二类LDMOS器件(6)，第三类LDMOS器件(7)，第四类LDMOS器件(8)，第五类LDMOS器件(9)，第六类LDMOS器件(10)，第七类LDMOS器件(11)，第二类JFET器件(12)，低压NMOS器件(13)，低压PMOS器件(14)，低压PNP器件(15)，低压NPN器件(16)及二极管(17)；所述第一类JFET器件1...
【技术特征摘要】
1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的第一类JFET器件(1)，第一隔离结构(204)，第一类VDMOS器件(2)，第二隔离结构(203)，第二类VDMOS器件(3)，LIGBT器件(4)，第一类LDMOS器件(5)，第二类LDMOS器件(6)，第三类LDMOS器件(7)，第四类LDMOS器件(8)，第五类LDMOS器件(9)，第六类LDMOS器件(10)，第七类LDMOS器件(11)，第二类JFET器件(12)，低压NMOS器件(13)，低压PMOS器件(14)，低压PNP器件(15)，低压NPN器件(16)及二极管(17)；所述第一类JFET器件1包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)，超结条位于第一掺杂类型Buffer区(18)上表面，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，及第三掺杂类型条(511)与第二掺杂类型外延层(311)，第一掺杂类型外延层(512)及第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型体区(312)上表面设置第二重掺杂类型源区(32)，第一掺杂类型外延层(512)上表面的正中间设置有第一重掺杂类型源区(52)，第一重掺杂类型源区(52)与邻近的第二重掺杂类型源区(32)之间设置有场氧化层(86)，介质层(62)覆盖了场氧化层(86)，第一电极(101)覆盖了部分介质层(62)及第二重掺杂类型源区(32)上表面，第二电极(102)覆盖了部分介质层(62)及第一重掺杂类型源区(52)上表面，第三电极(103)覆盖了部分介质层(62)及第二重掺杂类型源区(32)上表面，第四电极(104)覆盖了部分介质层(62)及第一重掺杂类型源区(52)上表面，第五电极(105)覆盖了部分介质层(62)及第二重掺杂类型源区(32)上表面；所述第一类VDMOS器件(2)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，及位于周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，第一掺杂类型外延层(512)及第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型体区(312)内置第二重掺杂类型源区(32)及第一重掺杂类型源区(52)，第一类栅氧化层(610)下表面跨接了邻近的第二掺杂类型体区(312)内的两个第一重掺杂类型源区(52)，第一类多晶硅层(70)连接了第一重掺杂类型源区(52)与邻近的第二掺杂类型体区(312)内置的第一重掺杂类型源区(52)，介质层(62)覆盖了部分第一类栅氧化层(610)及第一类多晶硅层(70)，第一类金属层(106)覆盖了介质层(62)及裸露的第一重掺杂类型源区(52)及第二重掺杂类型源区(32)上表面，第二类金属层(107)覆盖了介质层(62)及裸露的第一重掺杂类型源区(52)及第二重掺杂类型源区(32)上表面；所述第一隔离结构(204)位于第一类JFET器件(1)最后一个元胞1(n)与第一类VDMOS器件第一个元胞2(1)之间，直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和位于第一掺杂类型Buffer区(18)上表面的超结条，其中超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，及位于第一掺杂类型条(51)和第二掺杂类型条(31)上表面周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面的是第一掺杂类型外延层(512)及第二掺杂类型体区(312)，相邻的两个第二掺杂类型体区(312)各有一半属于第一隔离结构(204)，第二掺杂类型条(31)和第二掺杂类型外延层(311)组成的条状结构贯穿整个漂移区，属于第一隔离结构(204)的半个第二掺杂类型体区(312)上表面均覆盖有场氧化层(86)，场氧化层(86)覆盖了整个第一隔离结构(204)的上表面，介质层(62)覆盖了场氧化层(86)；所述第二类VDMOS器件(3)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和位于第一掺杂类型Buffer区(18)上表面的超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，及位于第一掺杂类型条(51)和第二掺杂类型条(31)上表面周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面的是第一掺杂类型外延层(512)及第二掺杂类型体区(312)，第二掺杂类型体区(312)内置第二重掺杂类型源区(32)及第一重掺杂类型源区(52)，第一重掺杂类型源区(52)与邻近的第二掺杂类型体区(312)内置的第一重掺杂类型源区(52)之间靠近上表面处设置第一轻掺杂类型耗尽型沟道区(543)，第二类栅氧化层(611)下表面跨接了邻近的第二掺杂类型体区(312)内的两个第一重掺杂类型源区(52)，第二类多晶硅层(71)连接了第一重掺杂类型源区(52)与邻近的第二掺杂类型体区(312)内置的第一重掺杂类型源区(52)，介质层(62)覆盖了部分第二类栅氧化层(611)及第二类多晶硅层(71)，第三类金属层(108)覆盖了介质层(62)及裸露的第一重掺杂类型源区(52)及第二重掺杂类型源区(32)上表面；所述第二隔离结构(203)位于第一类VDMOS器件(2)最后一个元胞2(n)与第二类VDMOS器件(3)第一个元胞3(1)之间，直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，第一掺杂类型条(51)和第二掺杂类型条(31)并列位于第一掺杂类型Buffer区(18)上表面，周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)位于第一掺杂类型条(51)和第二掺杂上表面，第一掺杂类型外延层(512)与第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，相邻的两个第二掺杂类型体区(312)各有一半属于第二隔离结构(203)，第二掺杂类型条(31)和第二掺杂类型外延层(311)组成的条状结构贯穿整个漂移区，属于第二隔离结构(203)的半个第二掺杂类型体区(312)上表面均覆盖有场氧化层(86)，场氧化层(86)覆盖了整个第二隔离结构(203)的上表面，介质层(62)覆盖了场氧化层(86)；第二类VDMOS器件(3)最后一个元胞3(n)右侧为LIGBT器件(4)、第一类LDMOS器件(5)、第二类LDMOS器件(6)、第三类LDMOS器件(7)、第四类LDMOS器件(8)、第五类LDMOS器件(9)、第六类LDMOS器件(10)、第七类LDMOS器件(11)、第二类JFET器件(12)、低压NMOS器件(13)、低压PMOS器件(14)、低压PNP(15)、低压NPN器件(16)、二极管(17)；第二类VDMOS器件(3)最后一个元胞3(n)右侧的上述器件均位于交替周期排列的第一掺杂类型条(51)和第二掺杂类型条(31)上表面的第二掺杂类型外延层(311)中，隔离条(21)及隔离条(21)上表面的场氧化层(86)，覆盖于场氧化层(86)上表面的介质层(62)三部分构成隔离条，所述隔离条将位于第二掺杂类型外延层(311)中的LIGBT器件(4)、第一类LDMOS器件(5)、第二类LDMOS器件(6)、第三类LDMOS器件(7)、第四类LDMOS器件(8)、第五类LDMOS器件(9)、第六类LDMOS器件(10)、第七类LDMOS器件(11)、第二类JFET器件(12)、低压NMOS器件(13)、低压PMOS器件(14)、低压PNP(15)、低压NPN器件(16)、二极管(17)器件相互隔开；所述LIGBT器件(4)位于第二类VDMOS器件(3)最后一个元胞3(n)右侧的两个相邻所述隔离条之间，场氧化层(86)位于隔离条(21)上表面，介质层(62)覆盖于场氧化层(86)上表面，第一掺杂类型埋层(500)位于第二掺杂类型外延层(311)部分上表面，第一掺杂类型外延层(512)位于相邻的两个隔离条(21)之间的第一掺杂类型埋层(500)上方，第一掺杂类型外延层(512)左侧设置有第二掺杂类型阱区(320)；第二掺杂类型第一降场层(41)位于第二掺杂类型阱区(320)正下方并与之相切，第二掺杂类型阱区(320)靠近上表面处设置有相切的第一重掺杂类型源区(52)与第二重掺杂类型源区(32)；第一掺杂类型外延层(512)右侧设置有第一掺杂类型第一阱区(520)；第一掺杂类型第一阱区(520)正中间靠近上表面处设置有第一重掺杂类型源区(52)；第一掺杂类型外延层(512)位于第一掺杂类型第一阱区(520)与第二掺杂类型阱区(320)之间的，且第一掺杂类型外延层(512)部分上表面设置有场氧化层(86)；场氧化层(86)与第二掺杂类型阱区(320)之间间隔一定距离，第三类栅氧化层(612)连接了位于第二掺杂类型阱区(320)上表面处的第一重掺杂类型源区(52)与场氧化层(86)左边界，所述第三类栅氧化层(612)部分覆盖或相切于第一重掺杂类型源区(52)右边界；第第三类栅氧化层(612)上表面处覆盖有第三类多晶硅层(72)，所述第三类多晶硅层(72)左侧相切或者未延伸至第三类栅氧化层(612)的左边界，第三类多晶硅层(72)覆盖或相切于第一重掺杂类型源区(52)右边界；所述第三类多晶硅层(72)右侧覆盖部分场氧化层(86)，第三类栅氧化层(612)裸露的部分，第三类多晶硅层(72)上表面，场氧化层(86)裸露的上表面处均覆盖有介质层(62)，源极金属(109)覆盖了部分第一重掺杂类型源区(52)与部分第二重掺杂类型源区(32)上表面，第一掺杂类型第一阱区(520)正中间靠近上表面处的第一重掺杂类型源区(52)上表面覆盖有漏极金属(110)；所述第一类LDMOS器件(5)位于LIGBT器件(4)右侧，并通过隔离条与相邻的LIGBT器件(4)隔开；场氧化层(86)位于隔离条(21)上表面，介质层(62)覆盖于场氧化层(86)上表面，所述第一类LDMOS器件(5)位于第二掺杂类型外延层(311)中，位于第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第一埋层(501)，相邻的两个隔离条(21)之间的第一掺杂类型第一埋层(501)上方是第一掺杂类型外延层(512)，第一掺杂类型外延层(512)上表面处设置有第二掺杂类型第一深阱区(301)，第二掺杂类型第一深阱区(301)左侧设置有第一掺杂类型第二阱区(521)，位于第一掺杂类型第二阱区(521)正下方与之相切的是第一掺杂类型降场层(550)，第一掺杂类型第二阱区(521)靠近上表面处设置有第一重掺杂类型源区(52)，及与第一重掺杂类型源区(52)相切的第二重掺杂类型源区(32)；第二掺杂类型第一深阱区(301)右侧上表面处设置有第二重掺杂类型源区(32)，第二掺杂类型第一深阱区(301)上表面处设置有部分场氧化层(86)，场氧化层(86)与第一掺杂类型第二阱区(521)之间间隔一定距离，第四类栅氧化层(613)连接了位于第一掺杂类型第二阱区(521)上表面处的第二重掺杂类型源区(32)与场氧化层(86)左边界，所述第四类栅氧化层(613)部分覆盖或相切于第二重掺杂类型源区(32)右边界，第四类栅氧化层(613)上表面处覆盖有第四类多晶硅层(73)，所述第四类多晶硅层(73)左侧与第四类栅氧化层(613)相切或者未延伸至第四类栅氧化层(613)的左边界，第四类多晶硅层(73)覆盖或相切于第二掺杂类型源区(32)右边界，所述第四类多晶硅层(73)右侧覆盖部分场氧化层(86)；第四类栅氧化层(613)裸露的部分，第四类多晶硅层(73)上表面，场氧化层(86)裸露的上表面处均覆盖有介质层(62)，部分第一重掺杂类型源区(52)与部分第二重掺杂类型源区(32)上表面处覆盖有第一类源极金属(111)，第二掺杂类型第一深阱区(301)正中间靠近上表面处的第二重掺杂类型源区(32)上表面覆盖有第一类漏极金属(112)；所述第二类LDMOS器件(6)通过隔离条与相邻的第一类LDMOS器件(5)隔开；所述第二类LDMOS器件(6)在第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第二埋层(502)，第一掺杂类型外延层(512)位于第一掺杂类型第二埋层(502)上方，第二掺杂类型第一埋层(401)位于第一掺杂类型第二埋层(502)正上方处，第一掺杂类型外延层(512)左侧靠近上部设置有第二掺杂类型第一阱区(321)，第二掺杂类型第二降场层(42)位于第二掺杂类型第一阱区(321)正下方并与第二掺杂类型第一阱区(321)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第三阱区(522)并在其中靠近上表面处设置有第一重掺杂类型源区(52)，第一重掺杂类型源区(52)右侧设置有第一掺杂类型场区(552)，场氧化层(86)与第二掺杂类型第一阱区(321)之间间隔一定距离，第五类栅氧化层(614)连接了位于第二掺杂类型第一阱区(321)上表面处的第一重掺杂类型源区(52)与场氧化层(86)左边界，所述第五类栅氧化层(614)厚度大于第一类LDMOS器件(5)的第四类栅氧化层(613)，所述第五类栅氧化层(614)部分覆盖或相切于第一重掺杂类型源区(52)右边界，第五类栅氧化层(614)上表面处覆盖有第五类多晶硅层(74)，所述第五类多晶硅层(74)左侧相切或者未延伸至第五类栅氧化层(614)的左边界，且覆盖或相切于第一重掺杂类型源区(52)右边界，所述第五类多晶硅层(74)右侧覆盖部分场氧化层(86)，介质层(62)覆盖第五类栅氧化层(614)裸露的部分，第五类多晶硅层(74)上表面，场氧化层(86)裸露的上表面，第二类源极金属(113)覆盖第一重掺杂类型源区(52)及与第一重掺杂类型源区(52)左侧相切的第二重掺杂类型源区(32)的部分上表面，第二类漏极金属(115)覆盖右侧的第一重掺杂类型源区(52)，第二类场版电极金属(114)部分覆盖了第五类多晶硅层(74)上表面；所述第三类LDMOS器件(7)通过隔离条与相邻的第二类LDMOS器件(6)隔开，所述第三类N沟道LDMOS器件(7)在第二掺杂类型外延层(311)部分上表面设置了第一掺杂类型第三埋层(503)，第一掺杂类型外延层(512)位于第一掺杂类型第三埋层(503)上方，第一掺杂类型外延层(512)正上方处设置有场氧化层(86)，第一掺杂类型外延层(512)左侧设置有第二掺杂类型第二阱区(322)，第二掺杂类型第三降场层(43)位于第二掺杂类型第二阱区(322)正下方并与第二掺杂类型第二阱区(322)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第四阱区(523)并在其中靠近上表面处设置有第一重掺杂类型源区(52)；场氧化层(86)与第二掺杂类型第二阱区(322)之间间隔一定距离，第六类栅氧化层(615)连接了位于第二掺杂类型第二阱区(322)上表面处的第一重掺杂类型源区(52)与场氧化层(86)左边界，所述第六类栅氧化层(615)部分覆盖或相切于第一重掺杂类型源区(52)右边界，第六类栅氧化层(615)上表面覆盖有第六类多晶硅层(75)，所述第六类多晶硅层(75)左侧相切或者未延伸至第六类栅氧化层(615)的左边界，且覆盖或相切于第一重掺杂类型源区(52)右边界，所述第六类多晶硅层(75)右侧覆盖部分场氧化层(86)；介质层(62)覆盖了第六类栅氧化层(615)裸露的部分，第六类多晶硅层(75)上表面，场氧化层(86)裸露的上表面，第三类源极金属(116)覆盖左侧的部分第一重掺杂类型源区(52)与部分二重掺杂类型源区(32)上表面，第三类漏极金属(118)覆盖右侧的第一重掺杂类型源区(52)，第三类场版电极金属(117)覆盖了第六类多晶硅层(75)的部分上表面；所述第四类LDMOS器件(8)通过隔离条与相邻的第三类LDMOS器件(7)隔开，所述第四类LDMOS器件(8)在第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第四埋层(504)，第一掺杂类型外延层(512)位于第一掺杂类型第四埋层(504)上方，第一掺杂类型外延层(512)正上方处设置有第二掺杂类型top层(402)，第二掺杂类型top层(402)上方设置有场氧化层(86)，第一掺杂类型外延层(512)左侧设置有第二掺杂类型第三阱区(323)，第二掺杂类型第四降场层(44)位于第二掺杂类型第三阱区(323)正下方并与第二掺杂类型第三阱区(323)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第五阱区(524)并在其中靠近上表面处设置有第一重掺杂类型源区(52)；场氧化层(86)与第二掺杂类型第三阱区(323)之间间隔一定距离，第七类栅氧化层(616)连接了位于第二掺杂类型第三阱区(323)上表面处的第一重掺杂类型源区(52)与场氧化层(86)左边界，所述第七类栅氧化层(616)部分覆盖或相切于第一重掺杂类型源区(52)右边界，第七类栅氧化层(616)上表面处覆盖有第七类多晶硅层(76)，所述第七类多晶硅层(76)左侧相切或者未延伸至第七类栅氧化层(616)的左边界，且覆盖或相切于第一重掺杂类型源区(52)右边界，所述第七类多晶硅层(76)右侧覆盖部分场氧化层(86)；介质层(62)覆盖了第七类栅氧化层(616)裸露的部分，第七类多晶硅层(76)上表面，场氧化层(86)裸露的上表面，第四类源极金属(119)覆盖了部分第一重掺杂类型源区(52)与部分第二重掺杂类型源区(32)上表面，第四类漏极金属(121)覆盖了部分第一重掺杂类型源区(52)，第四类场版电极金属(120)覆盖了部分第七类多晶硅层场版(76)上表面；所述第五类LDMOS器件(9)通过隔离条与相邻的第四...
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