一种焊盘、半导体器件及其制作方法、电子装置制造方法及图纸

本发明专利技术提供一种焊盘、半导体器件及其制作方法、电子装置，该焊盘包括：包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周。采用该焊盘结构的半导体器件可以降低相邻焊盘之间的钝化层发送破裂的风险。该半导体器件的制作方法和电子装置具体类似的优点。

【技术实现步骤摘要】
一种焊盘、半导体器件及其制作方法、电子装置
本专利技术涉及半导体
，具体而言涉及一种焊盘、半导体器件及其制作方法、电子装置。
技术介绍
在集成电路制造中不仅需要形成诸如NMOS、PMOS、CMOS等各种晶体管器件，而且还需要形成互连结构来实现这些器件之间以及器件与外部信号之间的连接。当制作完互连结构后，即在其上形成用于与封装基板连接的焊盘和覆盖器件互连结构并暴露焊盘的钝化层。目前在65nm和55nm的逻辑器件中，在使用比较高的焊盘厚度(例如28k)，同时具有很小的焊盘空间(例如小于3um)的产品中发现钝化层破裂问题，并且通过对出现缺陷的器件进行测试分析发现钝化层破裂发生在较大的铝图形区域(这些区域形成有焊盘以及互连线)附近。因此，需要提出一种焊盘、半导体器件及其制作方法、电子装置，以至少部分地解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提出一种焊盘及半导体器件及其制作方法、电子装置，其可以克服目前的半导体器件相邻焊盘之间的空间区域中的钝化层容易发送破裂的问题。为了克服目前存在的问题，本专利技术一方面提供一种用于半导体器件的焊盘，其特征在于，包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周上。可选地，所述焊盘上的相邻的所述焊盘侧墙的间距大于等于3um。可选地，所述焊盘侧墙长度为1um～2um。可选地，所述焊盘侧墙的宽度为3um～5um。根据本专利技术的焊盘，由于焊盘侧墙间隔分布在焊盘本体上，与一体结构的焊盘侧墙相比，使得整个焊盘的面积减小，这样可以降低焊盘所产生的应力。根据本专利技术的另一方面，提供一种半导体器件，其包括：半导体衬底，在所述半导体衬底上形成有如上所述的焊盘。可选地，相邻的所述焊盘上的所述焊盘侧墙交错分布。可选地，还包括：形成在所述半导体衬底上的第一钝化层，在所述第一钝化层中形成有暴露下方金属层的第一开口，所述焊盘本体位于所述第一开口中并与所述金属层电连接，所述焊盘侧墙位于所述第一钝化层表面上。可选地，在所述第一钝化层上形成有第二钝化层，所述第二钝化层覆盖所述焊盘侧墙并具有暴露所述焊盘本体的第二开口。根据本专利技术的半导体器件，由于焊盘侧墙间隔分布在焊盘本体上，与一体结构的焊盘侧墙相比，使得整个焊盘的面积减小，降低了焊盘所产生的应力，并且由于焊盘侧墙间隔分布，还使得相邻焊盘未形成焊盘侧墙的区域之间的距离增大，这样减小了焊盘之间钝化层所承受的应力，从而降低了钝化层破裂的风险。进一步地，由于相邻焊盘的焊盘侧墙交错分布，每个毫安侧墙面对的是相邻焊盘无焊盘侧墙的区域，因而使得相邻焊盘之间的距离增大，从而减小了焊盘之间钝化层所承受的应力，进而降低了钝化层破裂的风险。根据本专利技术的又一方面，提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成焊盘，所述焊盘包括焊盘本体和位于所述焊盘本体边缘的焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周上。可选地，形成所述焊盘的步骤包括：在所述半导体衬底上形成第一钝化层，并在所述第一钝化层中形成暴露下方金属层的第一开口；形成填充所述第一开口并覆盖所述第一钝化层的金属材料层；图形化所述金属材料层以形成焊盘；其中，所述焊盘本体形成在所述第一开口中，所述焊盘侧墙形成在所述第一钝化层的表面上。可选地，还包括：在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖所述焊盘侧墙并具有暴露所述焊盘本体的第二开口。可选地，相邻的所述焊盘上的所述焊盘侧墙交错分布。可选地，同一个所述焊盘上的相邻的所述焊盘侧墙的间距大于等于3um。根据本专利技术的半导体器件的制作方法，由于焊盘侧墙间隔分布在焊盘本体上，与一体结构的焊盘侧墙相比，使得整个焊盘的面积减小，降低了焊盘所产生的应力，并且由于焊盘侧墙间隔分布，还使得相邻焊盘未形成焊盘侧墙的区域之间的距离增大，这样减小了焊盘之间钝化层所承受的应力，从而降低了钝化层破裂的风险。进一步地，由于相邻焊盘的焊盘侧墙交错分布，每个毫安侧墙面对的是相邻焊盘无焊盘侧墙的区域，因而使得相邻焊盘之间的距离增大，从而减小了焊盘之间钝化层所承受的应力，进而降低了钝化层破裂的风险。根据本专利技术的再一方面，提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。本专利技术提出的电子装置，由于具有上述半导体器件性能和良率提高，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了相邻焊盘之间的空间区域发生钝化层破裂的示意图；图2A示出了目前的焊盘结构的示意性俯视图；图2B示出两个相邻的图2A所示焊盘的示意性俯视图；图3A示出了根据本专利技术的一实施方式的焊盘结构的示意性俯视图；图3B为示出两个相邻的图3A所示焊盘的示意性俯视图；图4示出了根据本专利技术一实施方式的半导体器件的制作方法的步骤流程图；图5示出了根据本专利技术一实施方式的电子装置的结构示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被本文档来自技高网...

【技术保护点】
1.一种用于半导体器件的焊盘，其特征在于，包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周上。

【技术特征摘要】
1.一种用于半导体器件的焊盘，其特征在于，包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周上。2.根据权利要求1所述的半导体器件，其特征在于，所述焊盘上的相邻的所述焊盘侧墙的间距大于等于3um。3.根据权利要求1所述的半导体器件，其特征在于，所述焊盘侧墙长度为1um～2um。4.根据权利要求1所述的半导体器件，其特征在于，所述焊盘侧墙的宽度为3um～5um。5.一种半导体器件，其特征在于，包括半导体衬底，在所述半导体衬底上形成有至少一个如权利要求1-4中的任意一项所述的焊盘。6.根据权利要求5所述的半导体器件，其特征在于，相邻的所述焊盘上的所述焊盘侧墙交错分布。7.根据权利要求5所述的半导体器件，其特征在于，还包括：形成在所述半导体衬底上的第一钝化层，在所述第一钝化层中形成有暴露下方金属层的第一开口，所述焊盘本体位于所述第一开口中并与所述金属层电连接，所述焊盘侧墙位于所述第一钝化层表面上。8.根据权利要求7所述的半导体器件，其特征在于，在所述第一钝化层上形成有第二钝化层，所述第二钝化层覆盖所述焊盘侧墙并具有暴露所述焊盘本体的第二开口。...

【专利技术属性】
技术研发人员：王晓东，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11