半导体器件制造技术

一种半导体器件包括：位于第一衬底上的第一绝缘夹层的上部的第一导电图案、垂直地延伸的多个第一导电纳米管(CNT)、位于第二衬底下方的第二绝缘夹层的下部的第二导电图案、以及垂直地延伸的多个第二CNT。第二绝缘夹层的下表面接触第一绝缘夹层的上表面。多个第一CNT中的每一个的侧壁的至少一部分被第一导电图案覆盖，并且多个第二CNT中的每一个的侧壁的至少一部分被第二导电图案覆盖。第一导电图案和第二导电图案垂直地面向彼此，并且多个第一CNT中的至少一个与多个第二CNT中的至少一个彼此接触。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2017年6月20日向韩国知识产权局(KIPO)提交的韩国专利申请NO.10-2017-0077788的优先权，其全部内容通过引用的方式并入此文。
本文公开的示例性实施例涉及半导体器件。更具体地，本文公开的示例性实施例涉及包括多个依次堆叠的衬底的半导体器件
技术介绍
为了实现半导体器件的高度集成化，可以在垂直方向上将芯片、封装或衬底堆叠起来。因此，可以采用叠层芯片(COC)结构或叠层封装(POP)结构。当具有其中包含导电图案的绝缘夹层的衬底彼此接合以形成堆叠结构时，导电图案彼此之间需要实现良好的粘附，以使半导体器件可以具备较高的可靠性。
技术实现思路
示例性实施例提供了一种高可靠性半导体器件。根据本专利技术构思的示例性实施例，提供了一种半导体器件。该半导体器件可以包括第一导电图案、多个第一碳纳米管(CNT)、第二导电图案以及多个第二CNT。第一导电图案可以被包含在第一衬底上的第一绝缘夹层的上部。多个第一CNT可以相对于第一衬底的上表面在垂直方向上延伸，并且多个第一CNT中的每一个的侧壁的至少一部分可以被第一导电图案覆盖。第二导电图案可以被包含在第二衬底下方的第二绝缘夹层的下部，并且第二绝缘夹层的下表面可以接触第一绝缘夹层的上表面。多个第二CNT可以在垂直方向上延伸，并且多个第二CNT中的每一个的侧壁的至少一部分可以被第二导电图案覆盖。第一导电图案和第二导电图案可以在垂直方向上彼此面对，并且多个第一CNT中的至少一个和多个第二CNT中的至少一个可以彼此接触。根据本专利技术构思的示例性实施例，提供了一种半导体器件。该半导体器件可以包括第一导电图案、多个第一碳纳米管(CNT)、第二导电图案以及多个第二CNT。第一导电图案可以被包含在第一衬底上的第一绝缘夹层的上部。多个第一CNT可以形成在第一导电图案的上表面上的第一凹陷上，并且多个第一CNT中的每一个可以相对于第一衬底的上表面在垂直方向上延伸。第二导电图案可以被包含在第二衬底下方的第二绝缘夹层的下部，并且第二绝缘夹层的下表面可以接触第一绝缘夹层的上表面。多个第二CNT可以形成在第二导电图案的下表面下方的第二凹陷下方，并且多个第二CNT中的每一个可以在垂直方向上延伸。第一导电图案和第二导电图案可以在垂直方向上彼此面对，并且多个第一CNT中的至少一个和多个第二CNT中的至少一个可以彼此接触。根据本专利技术构思的示例性实施例，提供了一种半导体器件。该半导体器件可以包括第一导电图案、多个第一碳纳米管(CNT)、第二导电图案以及多个第二CNT。多个第一CNT可以在垂直方向上延伸穿过第一导电图案，并且多个第一CNT中的每一个可以从第一导电图案的上表面突出。多个第二CNT可以在垂直方向上延伸穿过第二导电图案，并且多个第二CNT中的每一个可以从第二导电图案的下表面突出。多个第一CNT中的至少一个的上部和多个第二CNT中的至少一个的下部可以彼此接触。在根据本专利技术构思的示例性实施例的制造半导体器件的方法中，当绝缘夹层以及相应衬底上的绝缘夹层所包含的导电图案彼此接合时，导电图案之间的粘合性可以因为导电图案中的CNT而得到增强，它们之间的接触电阻可以减小并且可以提高它们之间的电连接的可靠性。附图说明结合附图，根据下面的详细描述将更清楚地理解本专利技术构思的示例性实施例。图1至图26表示如本文所述的非限制性示例性实施例。图1至图7是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图8至图9是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图10至图13是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图14至图16是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图17至图18是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图19至图22是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；图23至图25是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图；以及图26是示出了根据本专利技术构思的示例性实施例的半导体器件的截面图。具体实施方式图1至图7是示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法的各阶段的截面图。参考图1，第一绝缘夹层110可以形成在第一衬底100上，可以将第一绝缘夹层110的上部去除以形成第一沟槽120，并且第一阻挡层130可以形成在第一沟槽120的内壁和第一绝缘夹层110的上表面上。衬底100可以包括半导体材料(如硅、锗、硅锗等)或者III-V半导体化合物(如GaP、GaAs、GaSb等)。在示例性实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。第一绝缘夹层110可以包括氧化硅或低k介电材料。第一阻挡层130可以包括金属氮化物(如氮化钛、氮化钽等)和/或金属(如钛、钽等)。参考图2，可以将第一阻挡层130部分地去除以在第一沟槽120的内壁上形成第一阻挡图案135，并且第一碳纳米管(CNT)结构140可以形成在第一阻挡图案135的表面上。在示例性实施例中，可以通过化学机械抛光(CMP)工艺和/或回蚀工艺来去除第一绝缘夹层110的顶表面上的第一阻挡层130的一部分，从而在第一沟槽120的内壁上形成第一阻挡图案135。替代地，可以形成覆盖第一沟槽120的光刻胶图案(未示出)，并且可以将光刻胶图案用作蚀刻掩模来对第一阻挡层130进行图案化，从而在第一沟槽120的内壁上形成第一阻挡图案135。在示例性实施例中，第一CNT140可以通过化学气相沉积(CVD)工艺形成，并且可以选择性地仅形成在第一阻挡图案135的表面上。可以采用碳和氢来执行CVD工艺，因此，第一CNT140可以包括具有化学式CxHy的材料。在示例性实施例中，第一CNT140可以仅形成在第一沟槽120的底部上的第一阻挡图案135的表面上，并且可以相对于衬底100的上表面在垂直方向上延伸(例如，如图所示的水平定向)。第一CNT140的顶表面可以与第一绝缘夹层110的顶表面基本上共面，不过，本专利技术构思可以不局限于此。在示例性实施例中，多个第一CNT140可以形成在第一沟槽120中，并且多个第一CNT140中的每一个可以具有导电性。参考图3，可以在第一阻挡图案135、多个第一CNT140和第一绝缘夹层110上形成籽晶层(未示出)，并且可以在籽晶层上形成第一导电层150以充分填充第一沟槽120的剩余部分。第一导电层150可以包括金属(如铜、铝等)，并且可以通过电镀工艺或非电镀工艺形成。参考图4A，可以使第一导电层150的上部平坦化，直到第一绝缘夹层110的顶表面被暴露以在第一沟槽120中形成第一导电图案155为止。在示例性实施例中，平坦化工艺可以通过CMP工艺来执行，并且在执行CMP工艺时，可能会发生下陷(dishing)。因此，第一导电图案155的上表面的高度和/或第一阻挡图案135的顶表面的高度可以不等于第一绝缘夹层110的顶表面的高度，并且第一凹陷160可以形成在第一导电图案155和/或第一阻挡图案135上。在平坦化工艺期间，可以保持多个第一CNT140的顶表面的高度，本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一导电图案，所述第一导电图案被包含在第一衬底上的第一绝缘夹层的上部；多个第一碳纳米管CNT，所述多个第一碳纳米管CNT相对于所述第一衬底的上表面在垂直方向上延伸，所述多个第一CNT中的每一个的侧壁的至少一部分被所述第一导电图案覆盖；第二导电图案，所述第二导电图案被包含在第二衬底下方的第二绝缘夹层的下部，所述第二绝缘夹层的下表面接触所述第一绝缘夹层的上表面；以及多个第二CNT，所述多个第二CNT在垂直方向上延伸，所述多个第二CNT中的每一个的侧壁的至少一部分被所述第二导电图案覆盖，其中所述第一导电图案和所述第二导电图案在垂直方向上彼此面对，并且其中所述多个第一CNT中的至少一个和所述多个第二CNT中的至少一个彼此接触。

【技术特征摘要】
2017.06.20 KR 10-2017-00777881.一种半导体器件，包括：第一导电图案，所述第一导电图案被包含在第一衬底上的第一绝缘夹层的上部；多个第一碳纳米管CNT，所述多个第一碳纳米管CNT相对于所述第一衬底的上表面在垂直方向上延伸，所述多个第一CNT中的每一个的侧壁的至少一部分被所述第一导电图案覆盖；第二导电图案，所述第二导电图案被包含在第二衬底下方的第二绝缘夹层的下部，所述第二绝缘夹层的下表面接触所述第一绝缘夹层的上表面；以及多个第二CNT，所述多个第二CNT在垂直方向上延伸，所述多个第二CNT中的每一个的侧壁的至少一部分被所述第二导电图案覆盖，其中所述第一导电图案和所述第二导电图案在垂直方向上彼此面对，并且其中所述多个第一CNT中的至少一个和所述多个第二CNT中的至少一个彼此接触。2.根据权利要求1所述的半导体器件，其中所述多个第一CNT中的所述至少一个的顶表面与所述多个第二CNT中的所述至少一个的底表面彼此接触。3.根据权利要求2所述的半导体器件，其中所述多个第一CNT的顶表面与所述第一绝缘夹层的顶表面基本上共面，并且所述多个第二CNT的底表面与所述第二绝缘夹层的底表面基本上共面。4.根据权利要求1所述的半导体器件，其中所述多个第一CNT中的所述至少一个的上侧壁与所述多个第二CNT中的所述至少一个的下侧壁彼此接触。5.根据权利要求4所述的半导体器件，其中所述多个第一CNT的顶表面的高度高于所述第一绝缘夹层的顶表面的高度，并且所述多个第二CNT的底表面的高度低于所述第二绝缘夹层的底表面的高度。6.根据权利要求1所述的半导体器件，其中所述第一导电图案的顶表面与所述第二导电图案的底表面彼此接触。7.根据权利要求1所述的半导体器件，其中在所述第一导电图案与所述第二导电图案之间存在有第一气隙。8.根据权利要求1所述的半导体器件，还包括：第一阻挡图案，所述第一阻挡图案覆盖所述第一导电图案的下表面和侧壁；以及第二阻挡图案，所述第二阻挡图案覆盖所述第二导电图案的上表面和侧壁。9.根据权利要求8所述的半导体器件，其中所述多个第一CNT的底表面接触所述第一阻挡图案的表面，并且所述多个第二CNT的顶表面接触所述第二阻挡图案的表面。10.根据权利要求6所述的半导体器件，还包括：第一绝缘图案，所述第一绝缘图案被包含在所述第一绝缘夹层的上部；多个第三CNT，所述多个第三CNT在垂直方向上延伸，所述多个第三CNT中的每一个的侧壁的至少一部分被所述第一绝缘图案覆盖；第二绝缘图案，所述第二绝缘图案被包含在所述第二绝缘夹层的下部；以及多个第四CNT，所述多个第四CNT在垂直方向上延伸，所述多个第四CNT中的每一个的侧壁的至少一部分被所述第二绝缘图案覆盖，其中所述第一绝缘图案和所述第二绝缘图案在垂直方向上彼此面对，并且所述多个第三CNT中的至少一个与所述多个第四CNT中的至少一个彼此接触。11.根据权利要求10所述...

【专利技术属性】
技术研发人员：洪义官，文光辰，李来寅，李镐珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR