一种具有低压低电容触发特性的瞬态电压抑制器制造技术

一种具有低压低电容触发特性的瞬态电压抑制器，属于集成电路的静电放电防护及抗浪涌领域。主要包括：P衬底、N阱、P阱、第一P+注入区、第一N+注入区、第二P+注入区、第二N+注入区，多晶硅栅及其覆盖的薄栅氧化层、第三N+注入区和金属线。通过在SCR结构中嵌入MOS、二极管及特殊的金属布线设计，形成二极管辅助触发SCR的电流路径，以及MOS辅助触发SCR的电流路径，以降低器件的触发电压，提高器件电过应力鲁棒性。可在减小器件面积的同时，降低器件的寄生电容，增强器件的ESD、浪涌防护效能。

【技术实现步骤摘要】
一种具有低压低电容触发特性的瞬态电压抑制器
本专利技术属于集成电路的静电放电防护及抗浪涌领域，涉及一种ESD防护或抗浪涌器件，具体涉及一种具有低压低电容触发特性的瞬态电压抑制器，可用于提高片上IC和电子产品的可靠性。
技术介绍
随着集成制造技术与集成电路的广泛应用，便携式电子产品在日常生活中日益普及，给人们生活带来了极大的便利。然而，电子产品的高失效率及电路系统的弱稳定性问题，仍给当前电子工程研究及应用带来了较大的困扰。据调查，静电放电或瞬态浪涌是造成电子产品，尤其IC失效的主要因素。又由于ESD或浪涌是自然界极易发生的常见物理现象，如电子产品或IC在生产、制造、运输、封装、测试以及系统中运行时，均有可能发生ESD或浪涌事件，导致电子产品或IC失效。美国多家公司已统计了多年来的电子产品失效或系统稳定性问题，结果表明，约70％的电子产品失效是由于ESD或浪涌事件。近年来，该问题已引起大多数电路工程师及研发人员的密切关注，并通过采用片上IC的ESD防护及电子系统的片外瞬态电压抑制器TVS等措施，提高电子产品或IC芯片的ESD防护及抗浪涌能力，增强电子系统的可靠性。因此，研究电子产品的ESD防护及抗浪涌能力，不仅具有重要的科研价值，还有利于减少国民经济损失，对促进科技进步与国家经济发展，具有十分重要的意义。在ESD防护或抗浪涌研究及相关应用中，二极管因其具有寄生电容小，导通电阻低等特点，常被用于低压IC的ESD或浪涌防护。普通MOS管因具有与CMOS工艺的兼容性良好及制备简单等特征，在电子工程应用领域中应用广泛。然而，在ESD防护及抗浪涌过程中，单一二极管或MOS管的电学性能较差，尤其是ESD防护及抗浪涌的鲁棒性弱，即使只要达到IEC-6100-4-2的2000VESD防护标准，也通常需要大幅增大二极管或MOS管的面积。传统器件的ESD与浪涌防护效能较差。由于可控硅器件具有单位面积电流泄放效率高，鲁棒性较强等特点，近年来在ESD防护及抗浪涌应用中受到密切关注。但是，SCR器件存在高触发电压、低维持电压，产生的电压回滞幅度较大、容易产生闩锁效应等问题，在IC及电子产品的ESD防护及抗浪涌应用中受到较大制约。尤其在一些低压快速数据传输接口及射频电路中，上述传统器件通常具有较大的寄生电容，不仅存在误触发、易漏电等问题，还会较大影响电路的工作性能，影响数据传输性能。本专利技术提出了一种低压低电容触发特性的瞬态电压抑制器，一方面，在减小器件面积的同时，本专利技术器件不仅能实现与传统二极管辅助SCR器件的ESD防护或抗浪涌功能，还能降低器件的寄生电容，避免被保护的低压快速数据传输接口或射频电路的工作性能受到影响。另一方面，在有限面积下，本专利技术器件还利用了MOS辅助触发路径，提高器件的电流泄放能力，增强器件的ESD、浪涌防护效能。
技术实现思路
针对传统二极管、MOS和SCR结构的ESD防护及抗浪涌鲁棒性弱及寄生电容大等问题，本专利技术提出了一种具有低压低电容触发特性的瞬态电压抑制器，通过在SCR结构中嵌入MOS、二极管及特殊的金属布线设计，形成二极管辅助触发SCR的电流路径，以及MOS辅助触发SCR的电流路径，以降低器件的触发电压，提高器件电过应力鲁棒性。本专利技术通过以下技术方案实现：一种具有低压低电容触发特性的瞬态电压抑制器，该瞬态电压抑制器主要包括：P衬底、N阱、P阱、第一P+注入区、第一N+注入区、第二P+注入区、第二N+注入区，多晶硅栅及其覆盖的薄栅氧化层、第三N+注入区和金属线；其中，在P衬底的表面区域从左至右依次设有N阱和P阱，P衬底的左侧边缘与N阱的左侧边缘相连，N阱的右侧边缘与P阱的左侧边缘相连，P阱的右侧边缘P衬底的右侧边缘相连；在N阱的表面区域设有第一P+注入区，第一N+注入区、第二P+注入区和第二N+注入区横跨在N阱和P阱的表面区域之间；在P阱的表面区域从左到右依次设有多晶硅栅及其覆盖的薄栅氧化层、第三N+注入区，第一N+注入区、第二P+注入区和第二N+注入区沿器件宽度方向依次对齐排列，且第一N+注入区、第二P+注入区和第二N+注入区的右侧边缘均与多晶硅栅及其覆盖的薄栅氧化层的左侧边缘相连，第三N+注入区的左侧边缘与多晶硅栅及其覆盖的薄栅氧化层的右侧边缘相连；所述的金属线用于连接注入区和多晶硅栅，并从金属线中引出两个电极，作为两个电学应力终端。所述金属线与注入区、多晶硅栅的连接方式为：第一P+注入区与第一金属相连，第一N+注入区与第二金属相连，第二P+注入区与第三金属相连，第二N+注入区与第四金属相连，第二金属、第三金属和第四金属均与第五金属相连；多晶硅栅与第六金属相连，第三N+注入区与第七金属相连；第一金属与第八金属相连，从第八金属引出第一电极，作为器件的第一电学应力终端；第六金属和第七金属均与第九金属相连，从第九金属引出第二电极，作为器件的第二电学应力终端。本专利技术的有益效果：1.本专利技术器件由第一P+注入区与N阱构成二极管D1，由P阱与第三N+注入区构成二极管D2，第二P+注入区、第一N+注入区、第二N+注入区均与所述第五金属相连，当电学应力施加在器件的两个电学应力终端之间时，二极管D1和二极管D2可形成正向导通辅助触发路径，减小器件面积，降低器件的寄生电容和触发电压。2.本专利技术器件由第一N+注入区、多晶硅栅及其覆盖的薄栅氧化层、第三N+注入区构成的第一NMOS管，由第二N+注入区、多晶硅栅及其覆盖的薄栅氧化层、第三N+注入区构成的第二NMOS管，当电学应力施加在器件的两个电学应力终端之间时，形成MOS辅助触发路径，提高器件的电流泄放能力，增强器件的ESD防护及抗浪涌鲁棒性。3.当电学应力施加在本专利技术器件的两个电学应力终端之间时，随着应力的不断增大，首先，形成由二极管D1与二极管D2构成的串联电流泄放路径，接着，形成由第一NMOS管与第二NMOS管构成的并联电流泄放路径，最后，形成由第一P+注入区、N阱、P阱和第三N+注入区构成的SCR电流泄放路径，提高器件的电流泄放能力，增强器件的ESD防护及抗浪涌能力。附图说明图1是本专利技术器件三维结构示意图；图2是本专利技术器件的金属连接图；图3是本专利技术器件结构的不同剖面位置；图4是器件沿AA’或CC’方向的剖面结构图；图5是本专利技术器件在电学应力作用下等效电路图；图中：101P衬底、102N阱、103P阱、104第一P+注入区、105第一N+注入区、106第二P+注入区、107第二N+注入区，108多晶硅栅、109薄栅氧化层、110第三N+注入区、201第一金属；202第二金属；203第三金属；204第四金属；205第五金属；206第六金属；207第七金属；208第八金属；209第九金属；301第一电极；302第二电极。具体实施方式下面结合附图和具体实施方式对本专利技术作进一步详细的说明；本专利技术提出了一种具有低压低电容触发特性的瞬态电压抑制器，通过嵌入二极管和NMOS，形成辅助SCR的串并联电流路径，以降低器件的触发电压，减小器件面积，降低器件寄生电容，增强器件ESD防护或抗浪涌功能。如图1所示的本专利技术器件的结构剖面示意图，具体为一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：该瞬态电压抑制器主要包括：P衬底101、N阱102、P阱103、第一P+注入区104、第一本文档来自技高网...

【技术保护点】
1.一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：该瞬态电压抑制器包括：P衬底(101)、N阱(102)、P阱(103)、第一P+注入区(104)、第一N+注入区(105)、第二P+注入区(106)、第二N+注入区(107)，多晶硅栅(108)及其覆盖的薄栅氧化层(109)、第三N+注入区(110)和金属线；其中，在P衬底(101)的表面区域从左至右依次设有N阱(102)和P阱(103)，P衬底(101)的左侧边缘与N阱(102)的左侧边缘相连，N阱(102)的右侧边缘与P阱(103)的左侧边缘相连，P阱(103)的右侧边缘P衬底(101)的右侧边缘相连；在N阱(102)的表面区域设有第一P+注入区(104)，第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)横跨在N阱(102)和P阱(103)的表面区域之间；在P阱(103)的表面区域从左到右依次设有多晶硅栅(108)及其覆盖的薄栅氧化层(109)、第三N+注入区(110)，第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)沿器件宽度方向依次对齐排列，且第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)的右侧边缘均与多晶硅栅(108)及其覆盖的薄栅氧化层(109)的左侧边缘相连，第三N+注入区(110)的左侧边缘与多晶硅栅(108)及其覆盖的薄栅氧化层(109)的右侧边缘相连；所述的金属线用于连接注入区和多晶硅栅，并从金属线中引出两个电极，作为两个电学应力终端。...

【技术特征摘要】
1.一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：该瞬态电压抑制器包括：P衬底(101)、N阱(102)、P阱(103)、第一P+注入区(104)、第一N+注入区(105)、第二P+注入区(106)、第二N+注入区(107)，多晶硅栅(108)及其覆盖的薄栅氧化层(109)、第三N+注入区(110)和金属线；其中，在P衬底(101)的表面区域从左至右依次设有N阱(102)和P阱(103)，P衬底(101)的左侧边缘与N阱(102)的左侧边缘相连，N阱(102)的右侧边缘与P阱(103)的左侧边缘相连，P阱(103)的右侧边缘P衬底(101)的右侧边缘相连；在N阱(102)的表面区域设有第一P+注入区(104)，第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)横跨在N阱(102)和P阱(103)的表面区域之间；在P阱(103)的表面区域从左到右依次设有多晶硅栅(108)及其覆盖的薄栅氧化层(109)、第三N+注入区(110)，第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)沿器件宽度方向依次对齐排列，且第一N+注入区(105)、第二P+注入区(106)和第二N+注入区(107)的右侧边缘均与多晶硅栅(108)及其覆盖的薄栅氧化层(109)的左侧边缘相连，第三N+注入区(110)的左侧边缘与多晶硅栅(108)及其覆盖的薄栅氧化层(109)的右侧边缘相连；所述的金属线用于连接注入区和多晶硅栅，并从金属线中引出两个电极，作为两个电学应力终端。2.如权利要求1所述的一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：所述金属线与注入区、多晶硅栅的连接方式为：第一P+注入区(104)与第一金属(201)相连，第一N+注入区(105)与第二金属(202)相连，第二P+注入区(106)与第三金属(203)相连，第二N+注入区(107)与第四金属(204)相连，第二金属(202)、第三金属(203)和第四金属(204)均与第五金属(205)相连；多晶硅栅(108)与第六金属(206)相连，第三N+注入区(110)与第七金属(207)相连；第一金属(201)与第八金属(208)相连，从第八金属(208)引出第一电极(301)，作为器件的第一电学应力终端；第六金属(206)和第七金属(207)均与第九金属(209)相连，从第九金属(209)引出第二电极(302)，作为器件的第二电学应力终端。3.如权利要求1或2所述的一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：由第一P+注入区(104)与N阱(102)构成二极管D1，由P阱(103)与第三N+注入区(110)构成二极管D2，第二P+注入区(106)、第一N+注入区(105)、第二N+注入区(107)均与所述第五金属(205)相连，当电学应力...

【专利技术属性】
技术研发人员：顾晓峰，彭宏伟，梁海莲，
申请(专利权)人：江南大学，
类型：发明
国别省市：江苏,32