用于高速缓存无效的设备及方法技术

本发明专利技术包含用于高速缓存无效的设备及方法。实例性设备包括具有位向量的存储器装置及经耦合到所述存储器装置的通道控制器。所述通道控制器经配置以响应于接收到位向量运算请求而使得整体无效命令发送到高速缓存存储器系统。

【技术实现步骤摘要】
【国外来华专利技术】用于高速缓存无效的设备及方法
本专利技术大体上涉及半导体存储器及方法，且更特定来说，涉及用于高速缓存无效的设备及方法。
技术介绍
存储器装置通常提供为计算系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来保存其数据(例如，主机数据、误差数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)与晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过当不被供电时保存所存储数据而提供持久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如尤其是相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM)。计算系统通常包含多个处理资源(例如，一或多个处理器)，所述计算系统可检索及执行指令且将所执行指令的结果存储到适合位置。处理资源(例如，CPU)可包括多个功能单元，举例来说(例如)算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，可通过对数据(例如，一或多个运算元)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR)及反相(例如，反转)逻辑运算而使用所述功能单元来执行指令。例如，可使用功能单元电路以经由多个逻辑运算对运算元执行算术运算，例如加、减、乘及/或除。在将指令提供到功能单元电路以供执行时可涉及计算系统中的多个组件。可(例如)由处理资源(例如，控制器及/或主机处理器)执行指令。可将数据(例如，将对其执行指令的运算元)存储在可由功能单元电路存取的存储器阵列中。指令及/或数据可从存储器阵列检索且在功能单元电路开始对数据执行指令之前定序及/或缓冲。此外，由于可通过功能单元电路在一或多个时钟周期中执行不同类型的运算，所以还可定序及/或缓冲指令及/或数据的中间结果。在一或多个时钟周期中完成运算的序列可称为运算周期。就处理资源来说，完成运算周期所耗费的时间需要付出计算性能及电力消耗的代价。在许多实例中，处理资源(例如，处理器及/或相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器中处理器(PIM)装置中改善处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理器。如本文所使用，PIM装置希望意指其中在存储器内部及/或附近实施处理能力的装置。PIM装置可通过减少及/或消除外部通信而节省时间且还可节约电力。PIM运算可涉及基于位向量的运算。在虚拟地址空间中对连续位(也称为“分块”)执行基于位向量的运算。例如，虚拟地址空间分块可具有256个位的连续位长度。虚拟地址空间的连续分块可或可不物理连续。典型高速缓存架构(完全关联、组关联或直接映射)使用由处理器生成的地址的部分来定位高速缓存(在本文中也称为“高速缓存块”)中的数据块的放置且可具有描述描述高速缓存块的状态的一些元数据(例如，有效位及非正常位)。高速缓存标签是用于高速缓存中的数据组的唯一识别符。末级高速缓存架构可基于3D集成存储器，其中标签及元数据存储在SRAM中的芯片上且高速缓存数据块存储在快速存取的DRAM中。在此架构中，使用芯片上SRAM标签进行匹配且由相对快的封装上DRAM(与封装下解决方案相比)加快存储器存取。高速缓存架构可具有使用多个处理资源(处理器核心)操作的多级高速缓存。例如，膝上型计算机可具有两个处理核心及两级高速缓存，一个用于指令且一个用于数据。第二级高速缓存(L2)可称为末级高速缓存(LLC)且能够存储256千字节数据。服务器可具有三级或三级以上高速缓存。在三级高速缓存中，第三级高速缓存(L3)可充当末级高速缓存(LLC)。所有处理核心应具有相同存储器视图。因此，基于高速缓存的存储器系统将使用某种形式的高速缓存一致性协议(例如，MESI(修改、独有、共享、无效)或基于目录的高速缓存一致性协议)，以维持对处理核心之间的高速缓存存储器系统中的准确数据的存取。在处理核心上运行的代码可想要存取位向量运算装置(例如，PIM装置)以执行基于位向量的运算。主机中的处理资源通常知道其自身的高速缓存线位长度(高速缓存线在本文中也可称为“高速缓存块”)以维持其高速缓存一致性。然而，PIM装置中基于位向量的运算可作用于完全不同位长度的位向量。用于执行基于位向量的运算且同时维持软件中的高速缓存一致性的典型使用模式可涉及整个高速缓存的昂贵清空或使特定页变得不可高速缓存(在高速缓存中不可使用)。清空高速缓存存储器涉及将高速缓存条目的整个块回写到存储器且删除高速缓存条目以腾出在高速缓存存储器中使用的空间。清空整个高速缓存存储器可能会不必要地从高速缓存存储器中移除可以使用的高速缓存条目且在执行运算时消耗大量电力及时间。相比之下，将高速缓存条目标记为无效(也称为“无效”高速缓存条目或“高速缓存无效”)涉及标记具体高速缓存条目(例如，具体高速缓存线)且仅删除那些高速缓存条目以腾出在高速缓存存储器中出于另一目的而使用的空间。因此，将具体高速缓存条目(例如，高速缓存线)回写到存储器且出于另一目的删除高速缓存存储器中的高速缓存条目的高速缓存无效命令消耗的电力及时间比清空操作更少。高速缓存无效运算是一种用于确保数据在主机装置与存储器装置之间一致的技术。然而，使PIM装置完全知道高速缓存一致性协议将十分昂贵及复杂。附图说明图1A是根据本专利技术的多个实施例的呈包含存储器装置的计算系统的形式的设备的框图。图1B是说明使用具有块选择及子行选择以存储及/或检索阵列中的高速缓存块的框图。图1C是说明可重复用于高速缓存线的块选择及子行选择结构以允许在高速缓存块、阵列及/或存储器装置内不同地划分及放置高速缓存线。图1B是根据本专利技术的多个实施例的呈包含存储器装置的计算系统的形式的设备的另一框图。图1C是说明根据本专利技术的多个实施例的位向量运算装置、通道控制器与具有一或多个处理资源及多个高速缓存级的主机之间的消息交换的框图。图1D是根据本专利技术的多个实施例的到存储器装置的存储体的框图。图1E是根据本专利技术的多个实施例的到存储器装置的存储体的另一框图。图2是说明根据本专利技术的多个实施例的到存储器装置的感测电路的示意图。图3是说明根据本专利技术的多个实施例的到存储器装置的感测电路的示意图。图4是说明根据本专利技术的多个实施例的由图3中展示的感测电路实施的可选逻辑运算结果的逻辑表。具体实施方式本专利技术包含用于高速缓存无效的设备及方法。本文描述的高速缓存无效实施例可使基于位向量的运算请求能够在位向量运算存储器装置(例如，存储器中处理器(PIM)装置)上执行，且在具有与位向量位长度不同的高速缓存线位长度的单独装置(例如，“主机”处理资源)上更有效地与基于高速缓存的存储器系统互动。例如，基于高速缓存的存储器系统中的高速缓存线的实例可具有128字节(一千位)位长度，包含元数据及标签以及高速缓存块数据。相比之下，位向量运算存储器装置(例如，PIM装置)可对与DRAM阵列中的块宽度等效或等于不同选定位宽度(取决于特定设计实施方案)的“分块”中的数据块运算。在一个实施例中本文档来自技高网...

【技术保护点】
1.一种设备，其包括：可位向量运算的存储器装置；及通道控制器，其经耦合到所述存储器装置且经配置以响应于接收到位向量运算请求而使得整体无效命令发送到高速缓存存储器系统。

【技术特征摘要】
【国外来华专利技术】2016.03.10 US 15/066,6741.一种设备，其包括：可位向量运算的存储器装置；及通道控制器，其经耦合到所述存储器装置且经配置以响应于接收到位向量运算请求而使得整体无效命令发送到高速缓存存储器系统。2.根据权利要求1所述的设备，所述可位向量运算的存储器装置包括：存储器单元阵列；感测电路，其经耦合到所述阵列，所述感测电路包含感测放大器及经配置以实施逻辑运算的运算组件；及存储器控制器，其经耦合到所述阵列及所述感测电路，所述存储器控制器经配置以接收所述位向量运算请求。3.根据权利要求1所述的设备，其中：所述位向量运算请求与存储器中处理器PIM命令相关联；且基于位向量的运算是PIM运算。4.根据权利要求1到3中任一权利要求所述的设备，其中所述通道控制器经配置以将所述整体无效命令发送到所述高速缓存存储器系统中的所有高速缓存级。5.根据权利要求1到3中任一权利要求所述的设备，其中所述通道控制器经配置以将所述整体无效命令发送到所述高速缓存存储器系统中的末级高速缓存LLC且所述LLC根据基于目录的高速缓存一致性协议进一步发送到高速缓存存储器的另一级。6.根据权利要求5所述的设备，其中与所述LLC相关联的无效引擎经配置以进一步将所述整体无效命令发送到高速缓存存储器的另一级。7.一种设备，其包括：通道控制器，其经配置以：接收存储器中处理器PIM位向量运算请求；使得整体无效命令发送到高速缓存存储器系统；接收高速缓存无效运算已完成的确认；且响应于接收到所述确认而使得存储器装置执行PIM位向量运算。8.根据权利要求7所述的设备，其中所述通道控制器经配置以从基础地址、与将在所述PIM位向量运算中使用的位向量相关联的长度生成所述整体无效命令。9.根据权利要求7所述的设备，其中所述PIM位向量运算请求是加法位向量运算请求，其包括：第一源位向量；第二源位向量；及目的地位向量。10.根据权利要求7所述的设备，其中所述通道控制器经配置以将位向量的长度转换为关于所述高速缓存存储器系统中的高速缓存线尺寸地址的多个高速缓存线。11.根据权利要求7到10中任一权利要求所述的设备，其中所述通道控制器经配置以使用基础地址及多个高速缓存线作为所述整体高速缓存无效命令的自变量来生成所述整体高速缓存无效命令。12.根据权利要求7到10中任一权利要求所述的设备，其中所述高速缓存存储器系统位于耦合到所述存储器装置的主机中。13.根据权利要求7到10中任一权利要求所述的设备，其中所述高速缓存存储器系统包括耦合到所述...

【专利技术属性】
技术研发人员：R·C·墨菲，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US