一种嵌入式多任务管理装置制造方法及图纸

本发明专利技术公开了一种嵌入式多任务管理装置，包括MCU处理器以及分别与之电性连接的程序存储器、数据存储器A、校验存储器和FPGA控制器，分别与FPGA控制器电性连接的光纤接口、1553B接口、LVDS接口、RS422接口、数据存储器B，以及对各个存储器、接口、处理器、控制器进行供电的电源模块。本发明专利技术对外接口丰富，从低速的1553B总线、RS422总线到高速的LVDS总线和光纤，涵盖了目前常用的所有通信接口，满足了通用化设计要求；传输带宽高，从1Mbps到4.25Gbps，传输带宽提高了3个量级；可扩展性强，程序存储器、数据存储器A、校验存储器、数据存储器B的存储容量，光纤接口、1553B接口、LVDS接口、RS422接口的数量均可以根据实际需要进行扩展或备份，以满足不同功能雷达的设计需要。

An embedded multi task management device

The invention discloses an embedded multi-task management device, which includes MCU processor, program memory, data memory A, check memory and FPGA controller connected electrically with MCU processor, and optical fiber interface, 1553B interface, LVDS interface, RS422 interface, data memory B, respectively, connected electrically with the FPGA controller. A power module that supplies power to each memory, interface, processor and controller. The invention has abundant external interfaces, ranging from low-speed 1553B bus, RS422 bus to high-speed LVDS bus and optical fiber, which covers all communication interfaces commonly used at present and meets the requirements of universal design; high transmission bandwidth, from 1 Mbps to 4.25 Gbps, which enhances the transmission bandwidth by three orders of magnitude; strong scalability, program memory and data storage. The storage capacity of storage A, verification memory and data memory B, the number of optical fiber interface, 1553B interface, LVDS interface and RS422 interface can be expanded or backed up according to actual needs to meet the design needs of different functional radar.

【技术实现步骤摘要】
一种嵌入式多任务管理装置
本专利技术涉及一种星载相控阵雷达任务管理技术，尤其涉及的是一种嵌入式多任务管理装置。
技术介绍
任务管理板是星载相控阵雷达的重要组成单机之一，主要完成雷达控制指令解析、传输和控制功能。具体地讲，任务管理板负责与卫星管理平台通信，接收平台发过来的控制指令进行解析和转发，对下一级数字收发单元进行控制，并收集雷达各单元的BIT状态回传给卫星管理平台。由于任务管理板之前的功能较为简单，设计上通常采用8位微控制器配合CPLD或低端FPGA完成。任务管理板对外的接口主要以1553B总线和RS422总线为主，而1553B总线的通信速率只有1Mbps，RS422总线的通信速率也不超过10Mbps，二者均属于低速通信总线。然而，随着星载相控阵雷达功能日益复杂，促使任务管理板不但要提高传输带宽，丰富接口类型，而且还需具有数据处理、信号处理的能力。同时，不断更换硬件设计不利于保障航天产品设计的可靠性，所以硬件平台设计的通用性、可扩展性已成为航天领域硬件设计的必然趋势。
技术实现思路
本专利技术所要解决的技术问题在于：现有星载任务管理装置接口单一、通信带宽、通用性和扩展能力不足，提供了一种嵌入式多任务管理装置。本专利技术是通过以下技术方案解决上述技术问题的，本专利技术包括MCU处理器以及分别与之电性连接的程序存储器、数据存储器A、校验存储器和FPGA控制器，分别与FPGA控制器电性连接的光纤接口、1553B接口、LVDS接口、RS422接口、数据存储器B，以及对各个存储器、接口、处理器、控制器进行供电的电源模块；所述FPGA控制器作为MCU处理器的扩展接口，所述FPGA控制器通过1553B接口接收卫星管理平台的控制命令以及传送工作状态参数给卫星管理平台，所述FPGA控制器通过RS422接口接收卫星管理平台的秒脉冲信号并传送测高数据给卫星管理平台，所述FPGA控制器通过LVDS接口传送处理后的回波数据给卫星管理平台，所述FPGA控制器通过光纤接口接收原始回波数据，并进行距离补偿、脉冲压缩处理，所述数据存储器B用于存储来自下一级数字收发单元的原始回波数据；所述程序存储器用于存储操作系统、应用程序和中间数据，所述数据存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述校验存储器用于存储操作的错误检测和纠正EDAC的校验码。所述MCU处理器为一片AT697F处理器，程序存储器为两片3DFO64M16VS1281芯片，FPGA控制器为一片XQ5VX100T控制器，数据存储器A为一片AT68166F芯片，校验存储器为一片AT60142FT芯片，数据存储器B为两片3DSR32M32VS8504芯片。所述AT697F处理器通过地址总线ADDR2～ADDR23、数据总线DATA0～DATA31、FLASH片选控制线FLASH_CS0、FLASH写控制线FLASH_WE、FLASH读控制线FLASH_OE、FLASH状态指示线BRDYN与3DFO64M16VS1281芯片的对应引脚相连，XQ5VX100T控制器通过FLASH复位控制线FLASH_RST、FLASH字节控制线FLASH1_BYTE、FLASH2_BYTE与3DFO64M16VS1281芯片对应引脚相连，实现了16M字节程序的存取。所述AT697F处理器通过地址总线ADDR2～ADDR20、数据总线DATA0～DATA31、SRAM写控制总线SRAM_WE0～SRAM_WE3、SRAM片选控制线SRAM_CS0、SRAM读控制线SRAM_OE0与AT68166F芯片的对应引脚相连，实现了2M字节数据的存取。所述AT697F处理器通过地址总线ADDR2～ADDR20、数据总线CBDATA0～CBDATA7、SRAM写控制线SRAM_WE0、SRAM片选控制线SRAM_CS0、SRAM读控制线SRAM_OE0与AT60142FT芯片的对应引脚相连，实现了512K字节校验数据的存取。所述AT697F处理器通过地址总线ADDR0～ADDR27、数据总线DATA0～DATA31、SRAM写控制总线SRAM_WE0～SRAM_WE3、SRAM片选控制总线SRAM_CS0～SRAM_CS4、SRAM读控制总线SRAM_OE0～SRAM_OE3、控制线PIO3_MCU_FPGA、控制线PIO4_MCU_FPGA、控制线PIO5_MCU_FPGA、控制线PIO6_MCU_FPGA、DONE信号线、PROGRAM信号线、V4RST信号线与XQ5VX100T控制器的对应引脚相连，实现与XQ5VX100T控制器的通信和控制。所述XQ5VX100T控制器通过地址总线SRAM_ADDR_A0～SRAM_ADDR_A16、数据总线SRAM_DATA_A0～SRAM_DATA_A31、SRAM片选控制总线SRAM_CS_N_A0～SRAM_CS_N_A7、读控制线SRAM_OE_N_A、写控制线SRAM_WE_N_A以及SRAM_HA0_A、SRAM_LA0_A、SRAM_LB_N_A、SRAM_UB_N_A信号线与一片3DSR32M32VS8504芯片的对应引脚相连，同时通过地址总线SRAM_ADDR_B0～SRAM_ADDR_B16、数据总线SRAM_DATA_B0～SRAM_DATA_B31、SRAM片选控制总线SRAM_CS_N_B0～SRAM_CS_N_B7、读控制线SRAM_OE_N_B、写控制线SRAM_WE_N_B以及SRAM_HA0_B、SRAM_LA0_B、SRAM_LB_N_B、SRAM_UB_N_B信号线与另一片3DSR32M32VS8504芯片的对应引脚相连，实现了8M字节数据的存取。所述光纤接口采用的光模块型号为双纤双向尾纤型收发一体光模块HTS8253-FD-S001，通信速率最大为4.25Gbps。所述1553B接口包括一片B65170S6RH总线控制器和三片16位双向总线收发器B54ACS164245S，所述LVDS接口包括一片LVDS驱动器DS90LV031A和一片LVDS接收器DS90LV032A，所述RS422接口包括一片RS422驱动器DS26LV31W和一片RS422接收器DS26LV32W。所述电源模块输出+5V、+3.3V、+2.5V、+1.8V、+1.2V和+1.0V共六种电压值，其中MCU处理器的工作电压为+3.3V和+1.8V，FPGA控制器的工作电压为+3.3V、+2.5V、+1.2V和+1.0V，程序存储器、数据存储器A、校验存储器、光纤接口、LVDS接口、RS422接口、数据存储器B的工作电压均为+3.3V，1553B接口的工作电压为+5V和+3.3V。采用抗辐照高速32位嵌入式处理器为核心，外部扩展拥有33万逻辑单元的Virtex-5系列FPGA，构建处理速度快、资源丰富、功能强大的任务管理板通用硬件平台。本专利技术相比现有技术具有以下优点：本专利技术对外接口丰富，从低速的1553B总线、RS422总线到高速的LVDS总线和光纤，涵盖了目前常用的所有通信接口，满足了通用化设计要求；传输带宽高，从1Mbps到4.25Gbps，传输带宽提高了3个量级；可扩展性强，程序存储器、数据存储器A、校验存储器、数据存储器B的存储容量，光纤接口本文档来自技高网...

【技术保护点】
1.一种嵌入式多任务管理装置，其特征在于，包括MCU处理器以及分别与之电性连接的程序存储器、数据存储器A、校验存储器和FPGA控制器，分别与FPGA控制器电性连接的光纤接口、1553B接口、LVDS接口、RS422接口、数据存储器B，以及对各个存储器、接口、处理器、控制器进行供电的电源模块；所述FPGA控制器作为MCU处理器的扩展接口，所述FPGA控制器通过1553B接口接收卫星管理平台的控制命令以及传送工作状态参数给卫星管理平台，所述FPGA控制器通过RS422接口接收卫星管理平台的秒脉冲信号并传送测高数据给卫星管理平台，所述FPGA控制器通过LVDS接口传送处理后的回波数据给卫星管理平台，所述FPGA控制器通过光纤接口接收原始回波数据，并进行距离补偿、脉冲压缩处理，所述数据存储器B用于存储来自下一级数字收发单元的原始回波数据；所述程序存储器用于存储操作系统、应用程序和中间数据，所述数据存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述校验存储器用于存储操作的错误检测和纠正EDAC的校验码。

【技术特征摘要】
1.一种嵌入式多任务管理装置，其特征在于，包括MCU处理器以及分别与之电性连接的程序存储器、数据存储器A、校验存储器和FPGA控制器，分别与FPGA控制器电性连接的光纤接口、1553B接口、LVDS接口、RS422接口、数据存储器B，以及对各个存储器、接口、处理器、控制器进行供电的电源模块；所述FPGA控制器作为MCU处理器的扩展接口，所述FPGA控制器通过1553B接口接收卫星管理平台的控制命令以及传送工作状态参数给卫星管理平台，所述FPGA控制器通过RS422接口接收卫星管理平台的秒脉冲信号并传送测高数据给卫星管理平台，所述FPGA控制器通过LVDS接口传送处理后的回波数据给卫星管理平台，所述FPGA控制器通过光纤接口接收原始回波数据，并进行距离补偿、脉冲压缩处理，所述数据存储器B用于存储来自下一级数字收发单元的原始回波数据；所述程序存储器用于存储操作系统、应用程序和中间数据，所述数据存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述校验存储器用于存储操作的错误检测和纠正EDAC的校验码。2.根据权利要求1所述的一种嵌入式多任务管理装置，其特征在于，所述MCU处理器为一片AT697F处理器，程序存储器为两片3DFO64M16VS1281芯片，FPGA控制器为一片XQ5VX100T控制器，数据存储器A为一片AT68166F芯片，校验存储器为一片AT60142FT芯片，数据存储器B为两片3DSR32M32VS8504芯片。3.根据权利要求2所述的一种嵌入式多任务管理装置，其特征在于，所述AT697F处理器通过地址总线ADDR2～ADDR23、数据总线DATA0～DATA31、FLASH片选控制线FLASH_CS0、FLASH写控制线FLASH_WE、FLASH读控制线FLASH_OE、FLASH状态指示线BRDYN与3DFO64M16VS1281芯片的对应引脚相连，XQ5VX100T控制器通过FLASH复位控制线FLASH_RST、FLASH字节控制线FLASH1_BYTE、FLASH2_BYTE与3DFO64M16VS1281芯片对应引脚相连，实现了16M字节程序的存取。4.根据权利要求2所述的一种嵌入式多任务管理装置，其特征在于，所述AT697F处理器通过地址总线ADDR2～ADDR20、数据总线DATA0～DATA31、SRAM写控制总线SRAM_WE0～SRAM_WE3、SRAM片选控制线SRAM_CS0、SRAM读控制线SRAM_OE0与AT68166F芯片的对应引脚相连，实现了2M字节数据的存取。5.根据权利要求2所述的一种嵌入式多任务管理装置，其特征在于，所述AT697F处理器通过地址总线ADDR2～ADDR20、数据总线CBDATA0～CBDATA7、SRAM写控制线SRAM_WE0、SRAM片选控制线SRAM_CS0、SRAM读控制线SRAM_OE0与AT60142FT芯片的对应引脚相连，实现了512K字节校验数据的存取。6.根据权利要求2所述的一种嵌...

【专利技术属性】
技术研发人员：李艳华，朱练，张震，肖文光，张晓娟，
申请(专利权)人：李艳华，
类型：发明
国别省市：安徽,34