具有穿通模具过孔的多封装集成电路组件制造技术

一种多封装集成电路组件可以包括具有第一封装基底的第一电子封装，所述第一封装基底包括第一管芯侧和第一接口侧。第一管芯可以电耦合至第一管芯侧。第二电子封装可以包括具有第二管芯侧和第二接口侧的第二封装基底。第二管芯可以电耦合至第二管芯侧。金属镀敷孔可以被从第一封装基底的接口侧电耦合至第二封装基底的接口侧。公共基底可以附接至第一电子封装。例如，所述公共基底可以位于第一电子封装的与所述第一封装基底相对的面上。所述公共基底通过所述第一封装基底电耦合至所述第一管芯和所述第二管芯。

【技术实现步骤摘要】
具有穿通模具过孔的多封装集成电路组件
本文总体上涉及但不限于集成电路组件，例如，包括多个电子封装的集成电路组件。
技术介绍
诸如包括两个或更多电子封装的集成电路组件之类的集成电路组件可以用于逻辑处理或存储器存储。电子封装可以包括一个或多个管芯，例如硅管芯。例如，集成电路组件可以用于个人计算机、服务器、游戏控制台、物联网装置以及其它电子装置。数据中心和服务器市场寻求具有更高的性能和紧凑尺寸的集成电路组件。随着计算需求的不断提高，集成电路组件往往包括多个管芯。例如，集成电路组件可以包括通信耦合到一起的若干电子封装。往往能够对电子封装进行叠置，以降低用于将集成电路组件耦合到印刷电路板或者电路封装的基底的板空间的量。在另一个示例中，能够在集成电路组件内一个叠一个地叠置多个管芯，以提供更高的处理和存储能力。叠置的电子封装之间的电连接往往位于下方管芯的旁边，例如，围绕下方管芯的周界。上方电子封装和下方电子封装的电焊盘可以并专门配置用于叠置的布置。例如，上方电子封装的接触部可以被布置在对应于围绕上方管芯的外周界的位置的区域中。相应地，上方电子封装或下方电子封装的基底可以包括大到足以容纳管芯覆盖区和电连接的尺寸。在一些情况下，所制造的电子封装中的缺陷的代价可能随着管芯或电子封装的数量的增大而提高。例如，管芯或电子封装之间的翘曲可能给在各种管芯和电子封装之间形成电连接带来困难。总体上需要满足具有提高的性能和小尺寸的集成电路组件的要求并且同时降低产量损失的装置、系统和方法。附图说明在未必按比例绘制的附图中，类似的附图标记可以描述不同示图中的类似部件。具有不同的字母下标的类似附图标记可以表示类似部件的不同实例。附图通过举例的方式而非限定的方式总体上示出了本文中讨论的各种实施例。图1示出了根据实施例的多封装集成电路组件的示例。图2描绘了根据实施例的三维多封装集成电路组件。图3示出了根据实施例的多封装集成电路组件的基底的顶视图的示例。图4A-图4E描绘了根据实施例的制作多封装集成电路组件的过程的示例。图5示出了根据本专利技术的一些实施例的系统级示图。具体实施方式本申请涉及用于多封装集成电路组件的装置和技术，例如，所述多封装集成电路组件是包括通过金属镀敷孔电耦合至第二电子封装的第一电子封装的多封装集成电路组件。金属镀敷孔可以位于第一电子封装的第一基底和第二电子封装的第二基底之间，其中，第一基底和第二基底位于第一电子封装的第一管芯和第二电子封装的第二管芯之间。下文的具体实施方式和示例对文中公开的主题进行了例示；然而，所公开的主题不限于所提供的下述描述和示例。一些实施例的部分和特征可以包括在其它实施例的部分或特征中或者替代其它实施例的部分或特征。权利要求中阐述的实施例涵盖这些权利要求的所有可得等价方案。本专利技术人尤其认识到，除此之外，所要解决的问题可以包括在降低尺寸和减轻制造缺陷的同时提高集成电路组件内的管芯的数量。集成电路组件往往在单个电子封装内包括多个管芯。例如，电子封装可以包括多个叠置的硅管芯(例如，三维封装)。随着叠置到一起的管芯的数量的增大，电子封装的产量损失可能相应增大。在所有管芯都被组装之前，往往不能对电子封装进行全面地测试。一个制造缺陷或一个坏管芯可能引起整个电子封装报废，包括电子封装内的好管芯。在电子封装包括多个管芯的情况下，产量损失的代价可能比单管芯电子封装大。对于多管芯电子封装，例如，超过十六个管芯的电子封装，产量损失可能会高到不可接受。可以通过将两个电子封装电耦合到单个集成电路组件(例如，封装上封装(PoP)模块)中来降低产量损失。这样能够降低每个电子封装内的管芯的数量，并且相应地降低由于电子封装的其中之一中的缺陷而导致的产量损失。例如，三十二管芯集成电路组件可以由两个十六管芯电子封装构成。(PoP)集成电路组件的电子封装可以通过位于第一电子封装的周界周围的一个或多个穿通模具过孔(TMV)(through-moldvia)而被电耦合。TMV可以电耦合至第二电子封装的基底的下侧。在示例中，可以通过激光钻出穿过第一电子封装的包胶模具(overmold)的孔洞以暴露出第一电子封装的基底上的导电焊盘而形成TMV。由于诸如等离子体效应、激光束的聚焦、所钻材料的重铸、所钻材料的滚磨或者其它处理参数或处理效果等工艺限制的原因，激光钻出的孔洞往往包括锥度。相应地，TMV的直径能够对应于TMV的锥度随着TMV的长度的增大而增大。例如，较厚的电子封装可以包括具有增大的直径(或宽度)的TMV。为了将上方电子封装耦合至下方电子封装，可以使上方封装的引脚输出(例如，球栅阵列)与来自下方电子封装的TMV对准。如前所述，TMV往往位于下方电子封装的管芯的周界周围。换言之，第二电子封装的信号接触部不位于第二电子封装的中央部分中。相应地，下方电子封装的尺寸可能由于围绕管芯的周界的TMV位置而增大。相应地，上方或下方电子封装可能都不太适合作为独立的电子封装出售，其原因在于信号接触部的非标准布置(例如，位于管芯的周界周围)和较大的尺寸。此外，在封装尺寸有限的情况下，管芯到管芯互连的数量还可能由于用于围绕电子封装的周界的TMV的有限空间而下降。此外，使TMV围绕管芯的周界还可能因提高的平直度容差(例如，翘曲)的原因而提高第一电子封装和第二电子封装之间的TMV连接的定位容差。例如，由于TMV作为提高的定位容差的结果而位于更远离电子封装的中心处，TMV的位置可能进一步偏离设计位置。如果TMV与对准相差太远，那么第一电子封装和第二电子封装的电耦合可能是困难的。包括叠置硅管芯的电子封装相对于单管芯电子封装可能具有增大的厚度。例如，电子封装的厚度可能随着每个附加的管芯而增大。如先前所讨论的，由于TMV的锥度的原因，TMV的尺寸(例如，直径或宽度)可能对应于电子封装的厚度随着TMV的长度的增大而增大。如先前所讨论的，更大的TMV可能导致电子封装或PoP模块的更大尺寸。此外，具有十六个或更多管芯的电子封装可能包括大于1mm的厚度。从制造的角度来看，穿过具有1mm或更大厚度的电子封装形成TMV可能会有问题。本主题能够例如通过电耦合被定位为从第一封装基底的接口侧到第二封装基底的接口侧的金属镀敷孔来提供针对该问题的解决方案。例如，第一封装基底可以包括第一管芯侧和第一接口侧。能够将至少一个管芯(例如，第一管芯)电耦合至第一封装基底的第一管芯侧。第二电子封装可以包括第二封装基底。第二封装基底可以包括第二管芯侧和第二接口侧。至少一个第二管芯可以电耦合至第二封装基底的第二管芯侧。换言之，第一基底和第二基底可以位于第一管芯和第二管芯之间。金属镀敷孔可以将第一封装基底和第二封装基底电耦合。例如，金属镀敷孔可以被定位为从第一封装基底的接口侧到第二封装基底的接口侧。由于第一管芯和第二管芯并不位于第一基底和第二基底之间，因而能够减小多封装集成电路组件的尺寸，因为金属镀敷孔可以处于所述基底的任何部分中。在各种示例中，金属镀敷孔可以位于第一或第二基底的中央部分中、第一管芯和第二管芯之间、第一或第二基底的对应于第一管芯或第二管芯的周界的部分内等等。相应地，可以通过将金属镀敷孔定位到更接近电子封装的中心处而改善金属镀敷孔的定位容差，在此处定位容差可以更小，如先前所讨论的。在一些示例本文档来自技高网...

【技术保护点】
1.一种多封装集成电路组件，包括：第一电子封装，其包括具有第一管芯侧和第一接口侧的第一封装基底，第一管芯电耦合至所述第一封装基底的所述第一管芯侧；第二电子封装，其包括具有第二管芯侧和第二接口侧的第二封装基底，第二管芯电耦合至所述第二封装基底的所述第二管芯侧；金属镀敷孔，其将所述第一封装基底和所述第二封装基底电耦合，其中，所述金属镀敷孔被定位为从所述第一封装基底的接口侧到所述第二封装基底的接口侧；以及公共基底，其附接至所述第一电子封装，其中，所述公共基底位于所述第一电子封装的与所述第一封装基底相对的面上，并且所述公共基底通过所述第一封装基底电耦合至所述第一管芯和所述第二管芯。

【技术特征摘要】
2017.03.16 US 15/460,9821.一种多封装集成电路组件，包括：第一电子封装，其包括具有第一管芯侧和第一接口侧的第一封装基底，第一管芯电耦合至所述第一封装基底的所述第一管芯侧；第二电子封装，其包括具有第二管芯侧和第二接口侧的第二封装基底，第二管芯电耦合至所述第二封装基底的所述第二管芯侧；金属镀敷孔，其将所述第一封装基底和所述第二封装基底电耦合，其中，所述金属镀敷孔被定位为从所述第一封装基底的接口侧到所述第二封装基底的接口侧；以及公共基底，其附接至所述第一电子封装，其中，所述公共基底位于所述第一电子封装的与所述第一封装基底相对的面上，并且所述公共基底通过所述第一封装基底电耦合至所述第一管芯和所述第二管芯。2.根据权利要求1所述的集成电路组件，其中，所述第一管芯和所述第二管芯的至少其中之一是具有附接到一起的多个管芯的叠置管芯封装。3.根据权利要求1所述的集成电路组件，其中，所述第二电子封装的多个管芯通过所述第一封装基底电耦合至所述公共基底。4.根据权利要求1所述的集成电路组件，还包括位于所述第一接口侧和所述第二接口侧之间的绝缘盖层，其中，所述金属镀敷孔延伸穿过所述绝缘盖层。5.根据权利要求1所述的集成电路组件，其中，所述金属镀敷孔位于所述第一管芯的周界内。6.根据权利要求1所述的集成电路组件，还包括被定位为从所述第一基底的接口侧到所述第二基底的接口侧的多个金属镀敷孔，其中，所述多个金属镀敷孔位于所述第一管芯的周界内。7.根据权利要求1所述的集成电路组件，其中，所述金属镀敷孔位于所述第一管芯和所述第二管芯之间。8.根据权利要求1所述的集成电路组件，其中，所述金属镀敷孔位于所述第二管芯的周界内。9.根据权利要求1所述的集成电路组件，其中，所述金属镀敷孔沿所述金属镀敷孔的纵轴包括10μm、500μm或者它们之间的任何尺寸的尺寸。10.一种将多封装集成电路组件的第一电子封装电耦合至第二电子封装的方法，所述方法包括：将公共基底的第一表面附接至第一电子封装，所述第一电子封装包括具有第一管芯侧和第一接口侧的第一封装基底，第一管芯位于所述第一表面和所述第一管芯侧之间，其中，第一管芯电耦合至所述第一管芯侧，并且所述第一接口侧包括电耦合至所述第一管芯的第一接触部；将所述第一封装基底电耦合至所述公共基底；将绝缘盖层施加在所述第一电子封装和所述公共基底的所述第一表面上，其中，所述绝缘盖层的面和所述公共基底位于所述第一电子封装的相对两侧上；在所述面中形成孔洞，所述孔洞包括位于所述面上的第一开口和位于所述第一接口侧上的第二开口，其中，所述第一接触部位于所述第二开口内；在所述孔洞中形成金属镀敷孔，所述金属镀敷孔电耦合至所述第一接触部；将所述金属镀敷孔电耦合至第二电子封装，所述第二电子封装包括第二封装基底和第二管芯，所述第二封装基底包括第二管芯侧和第二接口侧，第二接触部位于所述第二接口侧上并且电耦合至所述第二管芯，其中，所述金属镀敷孔电耦合至所述第二接触部。11....

【专利技术属性】
技术研发人员：H·IL·金，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US