半导体结构及其制备方法技术

本发明专利技术提供了一种半导体结构及其制备方法，通过在所述半导体层中形成第一通孔，并在第一通孔中填充第一介质层；在刻蚀所述金属间介质层形成所述第二通孔时，所述第一通孔中的第一介质层作为刻蚀所述金属间介质层的着落层，即当刻蚀所述金属间介质层形成所述第二通孔时，刻蚀将会落到所述第一通孔中的第一介质层上，第一介质层与所述半导体层相比更难被刻蚀且第一介质层与所述半导体层可以达到很高的刻蚀选择比，使得形成的第二通孔底部变得平坦，进而提高了工艺平台所生产芯片的性能。

【技术实现步骤摘要】
半导体结构及其制备方法
本专利技术涉及半导体制造领域，尤其是涉及一种半导体结构及其制备方法。
技术介绍
EF90(90纳米嵌入式闪存工艺平台)采用FlashIP设计架构，IP在集成电路设计领域中，指预先设计好实现某种功能的设计。IP核(IP模块)则是指完成某种功能的虚拟电路模块，也称之为虚拟部件。通常把IP核分为硬IP(硬核)和软IP(软核)，硬核则是针对某个特定工艺的一套物理版图，布局布线等通过特定工艺来确定。而软核用硬件描述语言的形式描述功能块的行为，不涉及用什么电路和电路元件实现这些行为。在EF90(90纳米嵌入式闪存工艺平台)中则是根据EGA版面的布局结构来进行芯片的制作，目前，在90纳米嵌入式闪存工艺平台后端中EGA版面的布局中由于第一层金属间介质层设计得更薄，当在第一层金属层上通孔填充介质，以及沉积第二层金属层时很容易被覆盖掉。
技术实现思路
本专利技术的目的在于提供一种半导体结构及其制备方法，以解决现有90纳米嵌入式闪存工艺平台中芯片的半导体结构的制备方法中第二层金属层下接触孔底部平坦度不够的问题。为了达到上述目的，本专利技术提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。可选的，所述第一通孔与所述第二通孔相连。可选的，所述第一介质层的材料为钨。可选的，刻蚀所述金属间介质层形成所述第二通孔，所述插塞为所述刻蚀的着落层。可选的，所述金属间介质层的刻蚀落在所述第一通孔中的第一介质层上。可选的，所述金属间介质层的刻蚀落在所述第一通孔中的钨上。可选的，所述半导体层的厚度范围为3000～6000埃，所述金属间介质层的厚度范围为1500～4500埃。本专利技术还提供一种半导体结构，所述半导体结构包括：衬底，位于所述衬底上的半导体层，以及位于所述半导体层上的金属间介质层；其中，所述半导体层中具有第一通孔，所述第一通孔中填充有第一介质层；所述金属间介质层中具有第二通孔，所述第二通孔中填充有第二介质层；所述第二通孔的位置与所述第一通孔的位置相对应且所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度。可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。可选的，所述第一通孔与所述第二通孔相连。可选的，所述第一介质层的材料为钨。可选的，所述半导体层的厚度范围为3000～6000埃，所述金属间介质层的厚度范围为1500～4500埃。综上所述，在本专利技术提供的半导体结构及其制备方法中，提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。在刻蚀所述金属间介质层形成所述第二通孔时，所述第一通孔中的第一介质层为刻蚀所述金属间介质层时的着落层，即当刻蚀所述金属间介质层至所述层间介质层表面形成所述第二通孔时，刻蚀将会落到所述第一通孔中的第一介质层上，由于第一介质层与所述半导体层相比更难被刻蚀且第一介质层与所述半导体层可以达到很高的刻蚀选择比，使得形成的第二通孔底部变得平坦，进而提高了工艺平台所生产芯片的性能。附图说明图1为一芯片经基台扫描后在第一层金属层至第二层金属层区域的扫描图片；图2为一EGA布局版面结构示意图；图3为又一EGA布局版面结构示意图；图4为又一芯片经基台扫描后在原第一层金属层至第二层金属层区域的扫描图片；图5为本专利技术实施例提供的半导体结构的制备方法的流程图；图6为本专利技术实施例提供的步骤S2中形成的半导体结构剖视图；图7为本专利技术实施例提供的步骤S3中形成第一通孔后的半导体结构剖视图；图8为本专利技术实施例提供的步骤S3中填充第一介质层后的半导体结构剖视图；图9为本专利技术实施例提供的步骤S4中形成金属间介质层后的半导体结构剖视图；图10为本专利技术实施例提供的步骤S5中形成第二通孔后的半导体结构剖视图；图11为本专利技术实施例提供的步骤S6中填充第二介质层后的半导体结构剖视图；图12为本专利技术实施例提供的芯片经基台扫描后在层间介质层至第二层金属层区域的扫描图片；其中，11-第一层金属层，12-金属间介质层，13-第二层金属层，14-通孔，141-底部侧边，21-衬底，22-半导体层，221-第一通孔，222-第一插塞，23-金属间介质层，231-第二通孔，232-第二插塞，24-金属层。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。如
技术介绍
中所述的，参阅图1和图2，在90纳米嵌入式闪存工艺平台后端中EGA版面的布局中由于第一层金属间介质层12设计得更薄，当在第一层金属层11上的通孔14中填充介质，以及沉积第二层金属层13时通孔14很容易被填满。专利技术人研究了一种新的EGA布局版面，参阅图3，改变原EGA的布局版面，将第一层金属层11去掉，即在EGA中将第一层金属层状态由关闭变为打开，如图4所示，根据该EGA布局版面制作出的芯片中，位于第一层金属层上的通孔14在填充了介质以及沉积了第二层金属层13后，不会被填平，具有一定的凹陷深度。但是由于第一层金属层被去掉，所以原先位于第一金属层上的通孔14的底部将落到半导体层上，即在刻蚀第一层金属间介质层形成通孔14时，通孔底部的刻蚀落在半导体层上，使用该EGA的布局版面生产出的芯片通过基台扫描得到的图片显示，通孔的底部侧边141比中间下凹的程度更深，通孔底部有小的沟渠，使得通孔14底部的平坦度差于其它芯片制作工艺平台在同一位置形成的通孔底部的平坦度。因此，在制造半导体器件时，为了解决上述问题，本专利技术提供了一种半导体结构的制备方法。参阅图5，为本专利技术实施例提供的半导体结构的制备方法的流程图，如图5所示，所述半导体结构的制备方法包括以下步骤：步骤S1:提供一衬底；步骤S2:在所述衬底上形成半导体层；步骤S3:在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；步骤S4:在所述半导体层上形成金属间介质层；步骤S5:在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及步骤S6:在所述第二通孔中填充第二介质层。具体的，参阅图6，在所述步骤S1中，所述衬底21的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，衬底选用单晶硅材料构成。在所述衬底21中还可以形成有埋层(图中未示出)等。此外，对于PMOS而本文档来自技高网...

【技术保护点】
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。2.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一通孔的孔径宽度范围为1.5～3.0微米。3.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第二通孔的孔径宽度范围为1.0～2.0微米。4.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一通孔与所述第二通孔相连。5.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一介质层的材料为钨。6.如权利要求1所述的半导体结构的制备方法，其特征在于，刻蚀所述金属间介质层形成所述第二通孔，所述第一介质层为所述刻蚀的着落层。7.如权利要求6所述的半导体结构的制备方法，其特征在于，所述金属间介质层的刻蚀落在所述第一通孔中的第一介质层上。8.如权利要求7所述的半导体结构的制备方法，其特征在于，所述金属间介...

【专利技术属性】
技术研发人员：陈宏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31