一种低功耗高速逐次逼近逻辑电路制造技术

本发明专利技术提供一种低功耗高速逐次逼近逻辑电路，包括清零电路、本次逐次比较电路、预留时间电路和锁存器，清零电路，适用于在每一次逐次逼近开始前将输出端置零；本次逐次比较电路：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路，适用于本次节拍结束后将输出归零；锁存器，适用于锁存比较器输出结果产生的输出信号。本发明专利技术所述的逻辑电路在不参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路、本次逐次比较电路、预留时间电路只有一个工作，其余两个通过时序控制断开不产生功耗。

A low power high speed successive approximation logic circuit

The invention provides a low-power high-speed successive approximation logic circuit, which comprises a zero-clearing circuit, a successive comparison circuit, a reserved time circuit, a latch, and a zero-clearing circuit, and is suitable for setting the output terminal to zero before each successive approximation starts; the successive comparison circuit is generated according to the output signal of the beat signal and the comparator. One and logic, when the comparator output is 1, the weight bit capacitance comparison failed, when the comparator output is 0, this weight bit capacitance is relatively successful; reserved time circuit, applied to the end of this beat will be output to zero; latch, applied to latch comparator output results generated output signals. The logic circuit described in the present invention can control the deactivation by enabling signal when it does not participate in successive approximation process, only when it is enabled when it participates in work, and at the same time, the clearing circuit, the successive comparison circuit and the reserved time circuit only have one work in each work process, while the other two can not produce power consumption when they are disconnected by timing control.

【技术实现步骤摘要】
一种低功耗高速逐次逼近逻辑电路
本专利技术属于模拟或模数混合集成电路
，特别涉及一种低功耗高速逐次逼近逻辑电路。
技术介绍
逐次逼近(SAR:Successive-Approximation-Register，逐次逼近寄存器)型ADC是常用的ADC结构类型之一，其结构简单、易集成、低功耗等优势获得了广泛应用。然而，随着集成电路设计技术及工艺特征尺寸的减小，SOC规模越来越大，对嵌入其中的ADC的功耗和性能都提出了更严格的要求。逐次逼近逻辑电路在SARADC等芯片中广泛应用，其通过节拍信号与比较器输出信号产生逻辑操作，产生输出信号控制电荷重分配电容阵列相应权重位继续接入的电平。传统逐次逼近逻辑电路速度较慢，同时电路结构比较复杂，已经无法满足目前SARADC性能提升带来的速度与功耗等更高要求。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种低功耗高速逐次逼近逻辑电路，用于解决传统逐次逼近逻辑电路速度较慢、功耗较大的问题。为实现上述目的及其他相关目的，本专利技术提供一种低功耗高速逐次逼近逻辑电路，所述的低功耗高速逐次逼近逻辑电路10包括：清零电路101、本次逐次比较电路102、预留时间电路103和锁存器，所述清零电路101，适用于在每一次逐次逼近开始前将输出端置零；所述本次逐次比较电路102：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本节拍权重位电容比较失败，当比较器输出为0，本节拍权重位电容比较成功；预留时间电路103，适用于本次节拍结束后将输出归零；所述锁存器，适用于锁存比较器输出结果产生的输出信号；该逻辑电路还包括：NMOS管N1～N3；NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。优选地，该逻辑电路还包括NMOS管N6和NMOS管N7，所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。优选地，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。优选地，所述清零电路101模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接Beat’信号，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。优选地，所述逐次比较电路102包括一NMOS管N9和一NMOS管N10；NMOS管N10的栅极连接Beat信号，源极接地，漏极与NMOS管N9的源极相连；NMOS管N9的栅极连接比较器输出信号COMP，源极与NMOS管N9的漏极相连；NMOS管N9的漏极连接到节点B。优选地，所述预留时间电路103包括一NMOS管N4和一NMOS管N5；NMOS管N5的栅极连接Beat’信号，源极接地，漏极与NMOS管N4的源极相连；NMOS管N4的栅极连接CLK信号，源极与NMOS管N5的漏极相连；NMOS管N4的漏极连接到节点A。优选地，该逻辑电路还包括第三反相器，所述第三反相器的输入端与第一反相器的输出端连接，第三反相器的输出端作为整个电路的输出端。如上所述，本专利技术的一种低功耗高速逐次逼近逻辑电路，具有以下有益效果：本专利技术所提出的低功耗高速逐次逼近逻辑电路在不参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路、本次逐次比较电路、预留时间电路只有一个工作，其余两个通过时序控制断开不产生功耗，这三个电路都为最简单的与逻辑电路，其直接参与运算，速度快。附图说明图1显示为本专利技术一种低功耗高速逐次逼近逻辑电路的示意图；图2显示为本专利技术一种低功耗高速逐次逼近逻辑电路的工作时序图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。请参阅图1，本专利技术提供一种低功耗高速逐次逼近逻辑电路，该逻辑电路包括清零电路101、本次逐次比较电路102、预留时间电路103和锁存器，所述清零电路101，适用于在每一次逐次逼近开始前将输出端置零；所述本次逐次比较电路102：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路103，适用于本次节拍结束后将输出归零；所述锁存器，适用于锁存比较器输出结果产生的输出信号；该逻辑电路还包括：NMOS管N1～N3、NMOS管N6和NMOS管N7；NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。优选地，所述锁存器包括第一反相器、第二反相器和第三反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。所述第三反相器的输入端与第一反相器的输出端连接，第三反相器的输出端作为整个电路的输出端。于本实施例中，所述清零电路101模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接Beat’信号，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。于本实施例中，所述逐次比较电路102包括一NMOS管N9和一NMOS管N10；NMOS管N10的栅极连接Beat信号，源极接地，漏极与NMOS管N9的源极相连；NMOS管N9的栅极连接比较器输出信号COMP，源极与NMOS管N9的漏极相连；NMOS管N9的漏极连接到节点B。于本实施例中，所述预留时间电路103包括一NMOS管N4和一NMOS管N5；NM本文档来自技高网...

【技术保护点】
1.一种低功耗高速逐次逼近逻辑电路，其特征在于，所述的低功耗高速逐次逼近逻辑电路(10)包括：清零电路(101)、本次逐次比较电路(102)、预留时间电路(103)和锁存器，所述清零电路(101)，适用于在每一次逐次逼近开始前将输出端置零；所述本次逐次比较电路(102)：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路(103)，适用于本次节拍结束后将输出归零；所述锁存器，适用于锁存比较器输出结果产生的输出信号；该逻辑电路还包括：NMOS管N1～N3；NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。

【技术特征摘要】
1.一种低功耗高速逐次逼近逻辑电路，其特征在于，所述的低功耗高速逐次逼近逻辑电路(10)包括：清零电路(101)、本次逐次比较电路(102)、预留时间电路(103)和锁存器，所述清零电路(101)，适用于在每一次逐次逼近开始前将输出端置零；所述本次逐次比较电路(102)：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路(103)，适用于本次节拍结束后将输出归零；所述锁存器，适用于锁存比较器输出结果产生的输出信号；该逻辑电路还包括：NMOS管N1～N3；NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。2.根据权利要求1所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，该逻辑电路还包括NMOS管N6和NMOS管N7，所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。3.根据权利要求2所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS...

【专利技术属性】
技术研发人员：廖望，高炜祺，雷郎成，苏晨，刘凡，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆,50