垂直晶体管的可变栅极长度制造技术

一种用于制造垂直FET结构的方法包括：在将栅极沉积在半导体衬底上的第一垂直FET上之前，在半导体衬底上的第一垂直FET上沉积第一层。所述方法还包括在将栅极沉积在半导体衬底上的第二垂直FET上之前，在半导体衬底上的第二垂直FET上沉积第二层。所述方法还包括将第一垂直FET上的第一层蚀刻到比第二垂直FET上的第二层更低的高度。所述方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。所述方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻到共面高度。

Variable gate length of a vertical transistor

A method for making a vertical FET structure includes a first layer deposited on a first vertical FET on a semiconductor substrate before the gate is deposited on the first vertical FET on a semiconductor substrate. The method also includes depositing second layers on the second vertical FET on the semiconductor substrate before depositing the gate on the second vertical FET on the semiconductor substrate. The method also includes etching the first layer on the first vertical FET to a second level lower than that on the second vertical FET. The method also includes depositing gate material on both the first vertical FET and the second vertical FET. The method also includes etching the gate material on the first vertical FET and the second vertical FET to the coplanar height.

【技术实现步骤摘要】
【国外来华专利技术】垂直晶体管的可变栅极长度
技术介绍
本专利技术总体上涉及半导体器件领域，并且更具体地涉及修改的栅极长度的形成。半导体器件的制造涉及在半导体衬底(诸如硅晶片)之中和之上形成电子组件。这些电子组件可以包括一个或多个导电层，一个或多个绝缘层以及通过将各种掺杂剂注入到半导体衬底的各个部分中以形成特定电性质而形成的掺杂区域。半导体器件包括晶体管，电阻器，电容器等，中间和上覆的金属化图案处于变化的水平，被电介质材料分开，电介质材料互连半导体器件以形成集成电路。诸如金属氧化物半导体FET(MOSFET)之类的场效应晶体管(FET)是常用的半导体器件。通常，FET具有三个端子，即，栅极结构(或栅极叠层)，源极区域和漏极区域。在一些情况下，半导体的主体可以被认为是第四端子。栅极叠层是用于通过电场或磁场来控制输出电流(即，FET的沟道部分中的载流子的流动)的结构。衬底的沟道部分是当半导体器件导通时变得导电的半导体器件的源极区和漏极区之间的区域。源极区域是半导体器件中的掺杂区，大部分载流子从该区域流入沟道部分。漏极区域是半导体器件中位于沟道部分末端的掺杂区域，其中载流子从源极区域经由沟道部分流入并通过漏极区域流出半导体器件。导电插头或触点电耦合到每个端子。一个接触到源极区域，一个接触到漏极区域，一个接触到栅极堆叠。多栅极器件或多栅极场效应晶体管(MuGFET)是指MOSFET(金属氧化物半导体场效应晶体管)，其包含多于一个栅极进入单个设备。多个栅极可以由单个栅极电极控制，其中所述多个栅极表面作为单个栅极或通过独立的栅极电极起作用。采用独立栅极电极的多栅极器件有时被称为多独立栅场效应晶体管(MIGFET)。
技术实现思路
本专利技术的一个方面公开了一种用于制造场效应晶体管(FET)结构的方法。所述方法包括在半导体衬底上的第一垂直FET上沉积栅极之前，在半导体衬底上的第一垂直FET上沉积第一层。所述方法还包括在半导体衬底上的第二垂直FET上沉积栅极之前，在半导体衬底上的第二垂直FET上沉积第二层。所述方法还包括将第一垂直FET上的第一层蚀刻到比第二垂直FET上的第二层更低的高度。所述方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。所述方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻到共面高度。本专利技术的另一方面公开了一种用于制造场效应晶体管(FET)结构的方法。所述方法包括在半导体衬底上的第一垂直FET上沉积第一层栅极材料。所述方法还包括在半导体衬底上的第二垂直FET上沉积第二层栅极材料。所述方法还包括其中第一层的底部和第二层的底部共面。所述方法还包括蚀刻第一垂直FET上的第一层栅极材料。所述方法还包括蚀刻第二垂直FET上的第二层栅极材料。所述方法还包括其中第一层栅极材料的顶部和第二层栅极材料的顶部不共面。本专利技术的另一方面公开了一种场效应晶体管(FET)结构。FET结构包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在半导体衬底上的第二垂直FET。所述结构还包括具有与第二垂直FET的栅极高度共面的栅极高度的第一垂直FET。所述结构还包括第一垂直FET，其包括在第一垂直FET上的栅极下方的第一层。所述结构还包括第二垂直FET，其包括在第二垂直FET上的栅极下方的第二层。所述结构还包括其中第一垂直FET上的栅极下方的第一层和第二垂直FET上的栅极下方的第二层包括第一半导体材料。所述结构还包括其中第二垂直FET上的栅极下方的层不与第一垂直FET上的栅极下方的层共面。所述结构还包括其中第一垂直FET上的栅极的底部不与第二垂直FET上的栅极的底部共面。本专利技术的另一方面公开了一种场效应晶体管(FET)结构。所述FET结构包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在半导体衬底上的第二垂直FET。所述结构进一步包括具有与第二垂直FET的栅极高度不共面的栅极高度的第一垂直FET。所述方法还包括第一垂直FET，其包括在第一垂直FET上的栅极之上的第一层。所述方法还包括在第二垂直FET上的栅极上方包括第二层的第二垂直FET。所述方法还包括其中第一垂直FET上的栅极的底部与第二垂直FET上的栅极的底部共面。附图说明通过示例给出的以下详细描述并不意图将本公开仅限于此，结合附图将被最好地理解，其中：图1描绘了根据本专利技术实施例的垂直晶体管的横截面图。图2A描绘了根据本专利技术实施例的垂直晶体管的四分之一的横截面图。图2B描绘了根据本专利技术的实施例的垂直晶体管的四分之一的横截面图，其中底部S/D已经被蚀刻较长时间段。图3A描绘了根据本专利技术实施例的垂直晶体管的四分之一的横截面图。图3B描绘了根据本专利技术的实施例的垂直晶体管的四分之一的横截面图，其中底部间隔件已经被蚀刻较长时间段。图4A描绘了根据本专利技术实施例的垂直晶体管的四分之一的横截面图。图4B描绘了根据本专利技术的实施例的垂直晶体管的四分之一的横截面图，其中HiK足部和/或WF金属已经被蚀刻较长时间段。图5A描绘了根据本专利技术实施例的垂直晶体管的四分之一的横截面图。图5B描绘了根据本专利技术实施例的垂直晶体管的四分之一的横截面图，其中栅极顶部和/或WF金属已经被蚀刻较长时间段。具体实施方式本文公开了要求保护的结构和方法的详细实施例；然而，应该理解的是，所公开的实施例仅仅是可以以各种形式实施的要求保护的结构和方法的说明。另外，结合各种实施例给出的每个示例旨在是说明性的而非限制性的。此外，附图不一定按比例绘制，某些特征可能被夸大以示出特定组件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式采用本公开的方法和结构的代表性基础。说明书中对“一个实施例”，“实施例”，“示例实施例”等的引用指示所描述的实施例可以包括特定的特征，结构或特性，但是每个实施例可能不一定包括特定的特征，结构或特性。而且，这样的短语不一定是指相同的实施例。此外，无论有没有明确描述，当结合实施例描述特定特征，结构或特性时，认为结合其它实施例影响这种特征，结构或特性是在本领域技术人员的知识范围内。为了以下描述的目的，术语“上”，“下”，“右”，“左”，“垂直”，“水平”，“顶部”，“底部”及其派生词应涉及所公开的结构和方法，如附图所示。术语“上覆”，“顶上”，“上”，“定位于”或“定位在顶上”意味着诸如第一结构的第一元件存在于诸如第二结构的第二元件上，其中在第一元件和第二元件之间可以存在介入元件，例如界面结构。术语“直接接触”是指第一元件和第二元件在两个元件的界面处没有任何中间导电层，绝缘层或半导体层的情况下连接。本专利技术的实施例认识到，多个栅极长度是允许不同Ion(通态电流)对Ioff(断态电流)器件点的流行特征。本专利技术的实施例认识到，由于较短的栅极和较长的栅极导致接触电阻增加，Ioff较差，因此支持多个栅极长度在7nm节点处极其困难且超出了横向晶体管。本专利技术的实施例认识到，移动到垂直晶体管允许支持多个栅极长度的空间。本专利技术的实施例的实现可以采取各种形式，并且随后参照附图讨论示例性实现细节。图1描绘了根据本专利技术的垂直晶体管100的实施例的横截面图。垂直晶体管100可以包括比所示更多或更少的层，并且被示出以表示如本领域中已知的通用垂直晶体管。在一些实施例中，本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在所述半导体衬底上的第二垂直FET；所述第一垂直FET具有与所述第二垂直FET的栅极高度共面的栅极高度；所述第一垂直FET包括在所述第一垂直FET上的栅极下方的第一层；所述第二垂直FET包括在所述第二垂直FET上的栅极下方的第二层；其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括第一半导体材料；其中所述第二垂直FET上的栅极下方的层与所述第一垂直FET上的栅极下方的层不共面；以及其中所述第一垂直FET上的栅极的底部与所述第二垂直FET上的栅极的底部不共面。

【技术特征摘要】
【国外来华专利技术】2015.12.16 US 14/970,6241.一种半导体结构，包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在所述半导体衬底上的第二垂直FET；所述第一垂直FET具有与所述第二垂直FET的栅极高度共面的栅极高度；所述第一垂直FET包括在所述第一垂直FET上的栅极下方的第一层；所述第二垂直FET包括在所述第二垂直FET上的栅极下方的第二层；其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括第一半导体材料；其中所述第二垂直FET上的栅极下方的层与所述第一垂直FET上的栅极下方的层不共面；以及其中所述第一垂直FET上的栅极的底部与所述第二垂直FET上的栅极的底部不共面。2.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括源极，其中所述第一垂直FET的栅极下方的源极顶部与所述第二垂直FET的栅极下方的源极顶部不共面。3.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括漏极，其中所述第一垂直FET的栅极下方的漏极顶部和所述第二垂直FET的栅极下方的漏极顶部不共面。4.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括间隔件，其中所述第一垂直FET的间隔件和所述第二垂直FET的间隔件具有不同的厚度。5.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括高K电介质，其中所述第一垂直FET的高K电介质和所述第二垂直FET的高K电介质具有不同的厚度。6.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括高K电介质，其中所述第一垂直FET的高K电介质包括垂直部分和水平部分，以及所述第二垂直FET的高K电介质包括垂直部分。7.一种半导体结构，包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在所述半导体衬底上的第二垂直FET；所述第一垂直FET具有与所述第二垂直FET的栅极高度不共面的栅极高度；所述第一垂直FET包括所述第一垂直FET上的栅极上方的第一层；和所述第二垂直FET包括在所述第二垂直FET上的栅极之上的第二层；以及其中所述第一垂直FET上的栅极的底部与所述第二垂直FET上的栅极的底部共面。8.如权利要求7所述的结构，其中所述第一垂直FET上的栅极上方的第一层和所述第二垂直FET上的栅极上方的第二层包括间隔件，其中所述第一垂...

【专利技术属性】
技术研发人员：B·A·安德森，E·诺瓦克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国,US