碳化硅半导体装置制造方法及图纸

在碳化硅单晶基板(1)上，设置有具有第1杂质浓度的第1导电类型的漂移层(2)、第2导电类型的体区域(5)以及第1导电类型的源极区域(3)。栅极绝缘膜(9)覆盖沟槽(7)，该沟槽在第1单元区域(CL1)以及第2单元区域(CL2)中贯通源极区域(3)以及体区域(5)而到达漂移层(2)。栅电极(10)内置于沟槽(7)内。第1导电类型的高浓度层(6)在第1单元区域(CL1)中设置于漂移层(2)与体区域(5)之间，具有比第1杂质浓度高的第2杂质浓度。电流抑制层(14)在第2单元区域(CL2)中设置于漂移层(2)与体区域(5)之间，具有第1导电类型，具有比第1杂质浓度高且比第2杂质浓度低的第3杂质浓度。

Silicon carbide semiconductor device

On a silicon carbide single crystal substrate (1), a drift layer (2) having a first conductive type with first impurity concentrations, a second conducting type body region (5) and a first conductive type source region (3) are provided. The gate insulating film (9) covers a groove (7), which reaches the drift layer (2) in the first unit area (CL1) and the second unit area (CL2) through the source region (3) and the body region (5). The gate electrode (10) is built inside the groove (7). First the high concentration layer (6) of the conductive type (6) is set in the first unit area (CL1) between the drift layer (2) and the body region (5), with a second impurity concentration higher than the first impurity concentration. The current suppression layer (14) is set in the second unit area (CL2) between the drift layer (2) and the body region (5), having a first conductive type, with a higher concentration of third impurities than the first impurity concentration and lower than the concentration of the second impurity.

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置
本专利技术涉及碳化硅半导体装置，特别涉及具有在被栅极绝缘膜覆盖的沟槽内设置的栅电极的电力用半导体装置。
技术介绍
作为电力用开关元件，广泛使用功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)。MOSFET被大致分为将半导体晶片上的平坦的表面用作沟道的平面型和将形成于半导体晶片表面的沟槽的侧面用作沟道的沟槽栅极型。在沟槽栅极型中，通过缩小单元间距，能够提高沟道宽密度。由此，无需增大元件就能够抑制导通电阻。进而，沟槽栅极型的构造本身也适于导通电阻的抑制。例如，在具有n沟道的平面型MOSFET情况下，针对每个单元而设置用于在n型漂移层上构成沟道的p型阱。通过相邻的1对p型阱夹持n型漂移层，寄生性地构成JFET区域。这样，平面型MOSFET在相邻的单元之间寄生性地具有JFET区域。JFET区域的电阻分量即JFET电阻会带来使MOSFET的导通电阻增大的不良影响。通过使用沟槽栅极型，能够在构造上避免构成上述种类的JFET区域。因此，能够抑制导通电阻。另一方面，在沟槽栅极型中，电场易于集中到从半导体晶片上表面向背面延伸的沟槽的底面，另外由于沟槽底部的形状，可能发生更强的电场集中。由此，高的电场易于被施加到沟槽底面的栅极绝缘膜。特别是在作为半导体材料应用作为宽带隙半导体的碳化硅的情况下，特别高的电场会被施加到栅极绝缘膜。其原因为，经常要通过利用碳化硅的高的绝缘破坏电场而得到高的耐电压，在该情况下，在MOSFET截止时高的电场被施加到栅极绝缘膜。在该情况下，需要考虑确保栅极绝缘膜的可靠性，典型而言需要考虑确保栅极氧化膜的可靠性。例如，根据日本特开2012-238887号公报(专利文献1)，作为碳化硅半导体装置，公开了具有沟槽栅极构造的MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)。该MOSFET在沟槽的底部具有与n型漂移层相接的p+层。由此，在MOSFET截止时，被施加到栅极绝缘膜的电场被缓和。另外，该MOSFET在p型基层与n型漂移层之间设置有具有比n型漂移层的杂质浓度高的杂质浓度的n型电流扩散层。通过n型电流扩散层而电流路径沿元件的横向扩散，从而n型漂移层中的向电流路径的沟槽附近的集中被缓和。因此，MOSFET的导通电阻被抑制。现有技术文献专利文献专利文献1：日本特开2012-238887号公报
技术实现思路
如上所述，沟槽栅极型一般被认为是有效避免JFET电阻的构造，但本专利技术人关注于即使在沟槽栅极型中也并不能够完全去除JFET电阻的事实。例如，在n沟道型MOSFET处于导通状态的情况下，通过具有面对沟槽的p型体(body)区域的沟道的电子需要在向n型漂移层中广泛扩散之前通过沟槽中的延伸于漂移层的部分与从体区域延伸的耗尽层之间。即，电子的传导路径被缩窄。因此，可以说存在一种JFET电阻。特别是当在沟槽底部设置有用于缓和电场的p型的沟槽底面保护层的情况下，由于从p型体区域起的耗尽层和从p型沟槽底面保护层起的耗尽层而电流路径被缩窄。因此，JFET电阻易于进一步变大，其结果是MOSFET的导通电阻可能变大。作为减少导通电阻的方法，考虑如上述公报的技术中的电流扩散层那样设置使电流广泛地扩散到n型漂移层中的构造，从而促进电流的流动。另一方面，MOSFET具有电流本来易于集中的部位(以下还称为“电流集中部位”)，如果连流过这样的部位的电流也被促进，则MOSFET的可靠性由于过度的电流而可能降低。例如，在为了与半导体装置的外部电连接而在半导体装置的源极焊盘上接合有接合线的情况下，接合线的键合位置的正下方的部位与其他部位相比电流更易于集中。在该部位处的电流的流动被进一步促进时，电流密度局部地过大，从而MOSFET的可靠性可能降低。不论有无沟槽底面保护层以及不论沟道的导电类型的种类如何，都可能产生上述问题。另外，不仅可能产生于沟槽型MOSFET，也有可能产生于沟槽栅极型IGBT等其他半导体装置。本专利技术是为了解决以上问题而完成的，其目的在于提供一种能够减少导通电阻并且确保高的可靠性的碳化硅半导体装置。依照本专利技术的一个方案的碳化硅半导体装置具有碳化硅单晶基板、漂移层、体区域、源极区域、栅极绝缘膜、栅电极、高浓度层、电流抑制层、源电极以及漏电极。漂移层设置于碳化硅单晶基板上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度。体区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域设置于体区域上，具有第1导电类型。栅极绝缘膜覆盖沟槽，该沟槽在第1单元区域以及第2单元区域中贯通源极区域以及体区域而到达漂移层。栅电极设置于沟槽内。高浓度层在第1单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高的第2杂质浓度。电流抑制层在第2单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高且比第2杂质浓度低的第3杂质浓度。源电极与源极区域电连接。漏电极与碳化硅单晶基板电连接。依照本专利技术的另一方案的碳化硅半导体装置具有碳化硅单晶基板、漂移层、体区域、源极区域、栅极绝缘膜、栅电极、高浓度层、源电极以及漏电极。漂移层设置于碳化硅单晶基板上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度。体区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域设置于体区域上，具有第1导电类型。栅极绝缘膜覆盖沟槽，该沟槽在第1单元区域以及第2单元区域中贯通源极区域以及体区域而到达漂移层。栅电极设置于沟槽内。高浓度层在第1单元区域中设置于漂移层与体区域之间，具有第1导电类型，具有比第1杂质浓度高的第2杂质浓度。源电极与源极区域电连接。漏电极与碳化硅单晶基板电连接。在第2单元区域中体区域和漂移层直接相接。根据依照本专利技术的一个方案的碳化硅半导体装置，在第1单元区域中，在第1导电类型的漂移层与体区域之间设置第1导电类型的高浓度层，从而在漂移层中电流路径广泛地扩散。由此，导通电阻减少。另一方面，在第2单元区域中，在漂移层与体区域之间设置第1导电类型的电流抑制层。电流抑制层的杂质浓度比高浓度层的杂质浓度低。因此，在第2单元区域中，耗尽层易于从第2导电类型的体区域延伸。其结果是漂移层中的电流路径被缩窄，从而第2单元区域中的电流路径的电阻变大。由此，流过第2单元区域的电流被抑制。因此，通过将第2单元区域配置为包含电流集中部位，能够抑制半导体体装置内的电流分布的偏差。由此，能够抑制作为可靠性被特别担心的部位的电流集中部位处的电流。通过以上，能够得到能够减少导通电阻并且确保高的可靠性的碳化硅半导体装置。根据依照本专利技术的另一方案的碳化硅半导体装置，在第1单元区域中，在第1导电类型的漂移层与体区域之间设置第1导电类型的高浓度层，从而在漂移层中电流路径广泛地扩散。由此，导通电阻减少。另一方面，在第2单元区域中体区域和漂移层直接相接。因此，在第2单元区域中，耗尽层易于从第2导电类型的体区域延伸。其结果是漂移层中的电流路径被缩窄，从而第2单元区域中的电流路径的电阻变大。由此，流过第2单元区域的电流被抑制。因此，通过将第2单元区域配置为包含电流本文档来自技高网...

【技术保护点】
1.一种碳化硅半导体装置(91～93)，具备：碳化硅单晶基板(1)；漂移层(2)，设置于所述碳化硅单晶基板(1)上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度；体区域(5)，设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；栅极绝缘膜(9)，覆盖沟槽(7)，所述沟槽在第1单元区域(CL1)及第2单元区域(CL2)中贯通所述源极区域(3)及所述体区域(5)而到达所述漂移层(2)；栅电极(10)，设置于所述沟槽(7)内；高浓度层(6)，在所述第1单元区域(CL1)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高的第2杂质浓度；电流抑制层(14)，在所述第2单元区域(CL2)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高且比所述第2杂质浓度低的第3杂质浓度；源电极(11)，与所述源极区域(3)电连接；以及漏电极(12)，与所述碳化硅单晶基板(1)电连接。

【技术特征摘要】
【国外来华专利技术】1.一种碳化硅半导体装置(91～93)，具备：碳化硅单晶基板(1)；漂移层(2)，设置于所述碳化硅单晶基板(1)上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度；体区域(5)，设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；栅极绝缘膜(9)，覆盖沟槽(7)，所述沟槽在第1单元区域(CL1)及第2单元区域(CL2)中贯通所述源极区域(3)及所述体区域(5)而到达所述漂移层(2)；栅电极(10)，设置于所述沟槽(7)内；高浓度层(6)，在所述第1单元区域(CL1)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高的第2杂质浓度；电流抑制层(14)，在所述第2单元区域(CL2)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高且比所述第2杂质浓度低的第3杂质浓度；源电极(11)，与所述源极区域(3)电连接；以及漏电极(12)，与所述碳化硅单晶基板(1)电连接。2.根据权利要求1所述的碳化硅半导体装置(93)，其特征在于，所述电流抑制层(14)的厚度小于所述高浓度层(6)的厚度。3.一种碳化硅半导体装置(94)，具备：碳化硅单晶基板(1)；漂移层(2)，设置于所述碳化硅单晶基板(1)上，由碳化硅制成，具有第1导电类型，具有第1杂质浓度；体区域(5)，设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；栅极绝缘膜(9)，覆盖沟槽(7)，所述沟槽在第1单元区域(CL1)及第2单元区域(CL2)中贯通所述源极区域(3)及所述体区域(5)而到达所述漂移层(2)；栅电极(10)，设置于所述沟槽(7)内；高浓度层(6)，在所述第1单元区域(CL1)中设置于所述漂移层(2)与所述体区域(5)之间，具有所述第1导电类型，具有比所述第1杂质浓度高的第2杂质浓度；源电极(11)，与所述源极区域(3)电连接；以及漏电极(12)，与所述碳化硅单晶基板(1)电连接，在所述第2单元区域(CL2)中所述体区域(5)和所述漂移层(2)直接相接。4.根据权利要求1至3...

【专利技术属性】
技术研发人员：田中梨菜，菅原胜俊，香川泰宏，三浦成久，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP