移位寄存器及其驱动方法、栅极驱动电路技术

本发明专利技术提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动电路技术领域，其可至少部分解决现有的移位寄存器结构复杂，占用布线空间大的问题。本发明专利技术的移位寄存器包括：引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；输入单元，其用于根据输入端的信号控制上拉节点的电平；复位单元，其用于根据复位端的信号将定电平端的信号引入上拉节点；输出单元，其用于根据上拉节点的电平将时钟端的信号引入输出端；下拉控制单元，其用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；下拉单元，其用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。

Shift register and driving method thereof, and gate drive circuit

The invention provides a shift register and its driving method, the gate drive circuit, which belongs to the technical field of the gate drive circuit, which can solve the shift register at least part of existing complex structure, large space occupying routing problem. The shift register of the invention includes: extracting unit, the connecting nodes, pull-down input end and output end, for signal according to the level of the output terminal of the pull-down node into the input end; the input unit, according to the level of the control signal input terminal of the pull-up node; a reset unit for signal according to the reset will set the signal level into the pull end node; an output unit for pull according to the level of nodes will be at the end of the introduction of the output clock signal; a pull-down control unit, which is used for signal control according to the end and pull node will set the signal level end node into pull-down pull-down unit, according to the; the node will set the level drop signal level into the end node and the output end of pull.

【技术实现步骤摘要】
移位寄存器及其驱动方法、栅极驱动电路
本专利技术属于栅极驱动电路
，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
技术介绍
栅极驱动电路(GOA)是直接制作在阵列基板上的用于驱动栅线的电路，其由多个级联的移位寄存器构成。其中，为使实现100％的降噪，可通过控制端和相关晶体管在在保持阶段将高电平引入下拉节点，进而将定电平端的低电平信号引入输出端。如图1所示，现有移位寄存器具有第一控制端VDD1和第二控制端VDD2，以及相应的第一下拉节点PD1和第二下拉节点PD2。其中，第一控制端VDD1和第二控制端VDD2轮流输入高电平(每次维持多个时钟周期)，从而使第一下拉节点PD1和第二下拉节点PD2轮流为高电平，以持续的将定电平端VSS的低电平信号引入输出端OUTPUT。这样，与每个控制端对应的晶体管都只在部分时间工作，而不会长时间处于偏压状态，可避免晶体管的失效，提高电路可靠性。显然，以上移位寄存器通过设置两个控制端避免晶体管长时间工作，故其中也就必然要有“两套”用于降噪的晶体管，这导致其器件数量多，至少要15个晶体管(15T1C)，且占用的布线空间大，不利于实现窄边框(尤其是超窄边框)设计。
技术实现思路
本专利技术至少部分解决现有的移位寄存器结构复杂，占用布线空间大的问题，提供一种结构简单，占用布线空间小，易于实现超窄边框设计的移位寄存器及其驱动方法、栅极驱动电路。解决本专利技术技术问题所采用的技术方案是一种移位寄存器，其包括：存储电容，其第一极连接上拉节点，第二极连接输出端；引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；输入单元，其连接输入端和上拉节点，用于根据输入端的信号控制上拉节点的电平；复位单元，其连接复位端、定电平端、上拉节点，用于根据复位端的信号将定电平端的信号引入上拉节点；输出单元，其连接时钟端、输出端、上拉节点，用于根据上拉节点的电平将时钟端的信号引入输出端；下拉控制单元，其连接控制端、上拉节点、定电平端、下拉节点，用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；下拉单元，其连接下拉节点、上拉节点、输出端、定电平端，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。优选的是，所述引出单元包括第十晶体管，其中，所述第十晶体管的栅极连接下拉节点，第一极连接输入端，第二极连接输出端。进一步优选的是，所述输入单元包括第一晶体管，其中，所述第一晶体管的栅极连接输入端，第一极连接输入端，第二极连接上拉节点。进一步优选的是，所述复位单元包括第二晶体管，其中，所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接定电平端。进一步优选的是，所述输出单元包括第三晶体管，其中，所述第三晶体管的栅极连接上拉节点，第一极连接时钟端，第二极连接输出端。进一步优选的是，所述下拉控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管，其中，所述第四晶体管的栅极连接控制端，第一极连接控制端，第二极连接第六晶体管的第一极；所述第五晶体管的栅极连接第六晶体管的第一极，第一极连接控制端，第二极连接下拉节点；所述第六晶体管的栅极连接上拉节点，第二极连接定电平端；所述第七晶体管的栅极连接上拉节点，第一极连接下拉节点，第二极连接定电平端。进一步优选的是，所述下拉单元包括第八晶体管、第九晶体管，其中，所述第八晶体管的栅极连接下拉节点，第一极连接上拉节点，第二极连接定电平端；所述第九晶体管的栅极连接下拉节点，第一极连接输出端，第二极连接定电平端。进一步优选的是，所有晶体管均为N型晶体管；或者，所有晶体管均为P型晶体管。解决本专利技术技术问题所采用的技术方案是一种栅极驱动电路，包括多个级联的上述移位寄存器，其中，所述移位寄存器的输出端连接其下第一级移位寄存器的输入端；所述移位寄存器的复位端连接其下第二级移位寄存器的上拉节点；奇数级移位存器的时钟端连接第一时钟信号，偶数级移位存器的时钟端连接第二时钟信号；奇数级移位存器的时钟端连接第一控制信号，偶数级移位存器的时钟端连接第二控制信号，在任意时刻，所述第一控制信号和第二控制信号中一个为高电平，另一个为低电平。解决本专利技术技术问题所采用的技术方案是一种上述移位寄存器的驱动方法，其包括：输入阶段，输入单元将输入端的信号引入上拉节点；输出阶段，输出单元将时钟端的信号引入输出端；复位阶段，复位单元将定电平端的信号引入上拉节点；保持阶段，下拉单元将定电平端的信号引入输出端。优选的是，当上述移位寄存器中所有晶体管均为N型晶体管时，所述定电平端持续提供低电平信号；所述移位寄存器的驱动方法包括：输入阶段：输入端提供高电平信号，时钟端提供低电平信号，复位端提供低电平信号；输出阶段：输入端提供低电平信号，时钟端提供高电平信号，复位端提供低电平信号；复位阶段：输入端提供低电平信号，时钟端提供低电平信号，复位端提供高电平信号；保持阶段：输入端提供低电平信号，复位端提供低电平信号；或者，当上述移位寄存器中所有晶体管均为P型晶体管时，所述定电平端持续提供高电平信号；所述移位寄存器的驱动方法包括：输入阶段：输入端提供低电平信号，时钟端提供高电平信号，复位端提供高电平信号；输出阶段：输入端提供高电平信号，时钟端提供低电平信号，复位端提供高电平信号；复位阶段：输入端提供高电平信号，时钟端提供高电平信号，复位端提供低电平信号；保持阶段：输入端提供高电平信号，复位端提供高电平信号。。本专利技术的移位寄存器中，可通过引出单元将输出端与输入端(也就是上一级移位寄存器的输出端)相连，从而在不同时刻，一个移位寄存器或者为本身和上一级移位寄存器降噪，或者由下一级移位寄存器降噪。这样，可在每个移位寄存器只有一个控制端的情况下，通过晶体管轮流工作实现100％降噪；由此，该移位寄存器的器件数量少(10T1C)，结构简单，占用布线空间小，易于实现超窄边框设置。附图说明图1为现有的一种移位寄存器的电路图；图2为本专利技术的实施例的一种移位寄存器的电路图；图3为三个级联的本专利技术的实施例的移位寄存器的时序图；图4为本专利技术的实施例的一种栅极驱动电路的构成框图；其中，附图标记为：1、引出单元；2、输入单元；3、复位单元；4、输出单元；5、下拉控制单元；6、下拉单元；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；C、存储电容；OUTPUT、输出端；INPUT、输入端；VSS、定电平端；VDD、控制端；CLK、时钟端；RESET、复位端；PD、下拉节点；PU、上拉节点。具体实施方式为使本领域技术人员更好地理解本专利技术的技术方案，下面结合附图和具体实施方式对本专利技术作进一步详细描述。实施例1：如图2至图4所示，本实施例提供一种移位寄存器，其包括：存储电容C，其第一极连接上拉节点PU，第二极连接输出端OUTPUT；引出单元1，其连接下拉节点PD、输入端INPUT、输出端OUTPUT，用于根据下拉节点PD的电平将输出端OUTPUT的信号引入输入端INPUT；输入单元2，其连接输入端INPUT和上拉节点PU，用于根据输入端INPUT的信号控制上拉节点PU的电平；复位本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括：存储电容，其第一极连接上拉节点，第二极连接输出端；引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；输入单元，其连接输入端和上拉节点，用于根据输入端的信号控制上拉节点的电平；复位单元，其连接复位端、定电平端、上拉节点，用于根据复位端的信号将定电平端的信号引入上拉节点；输出单元，其连接时钟端、输出端、上拉节点，用于根据上拉节点的电平将时钟端的信号引入输出端；下拉控制单元，其连接控制端、上拉节点、定电平端、下拉节点，用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；下拉单元，其连接下拉节点、上拉节点、输出端、定电平端，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：存储电容，其第一极连接上拉节点，第二极连接输出端；引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；输入单元，其连接输入端和上拉节点，用于根据输入端的信号控制上拉节点的电平；复位单元，其连接复位端、定电平端、上拉节点，用于根据复位端的信号将定电平端的信号引入上拉节点；输出单元，其连接时钟端、输出端、上拉节点，用于根据上拉节点的电平将时钟端的信号引入输出端；下拉控制单元，其连接控制端、上拉节点、定电平端、下拉节点，用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；下拉单元，其连接下拉节点、上拉节点、输出端、定电平端，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。2.根据权利要求1所述的移位寄存器，其特征在于，所述引出单元包括第十晶体管，其中，所述第十晶体管的栅极连接下拉节点，第一极连接输入端，第二极连接输出端。3.根据权利要求2所述的移位寄存器，其特征在于，所述输入单元包括第一晶体管，其中，所述第一晶体管的栅极连接输入端，第一极连接输入端，第二极连接上拉节点。4.根据权利要求3所述的移位寄存器，其特征在于，所述复位单元包括第二晶体管，其中，所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接定电平端。5.根据权利要求4所述的移位寄存器，其特征在于，所述输出单元包括第三晶体管，其中，所述第三晶体管的栅极连接上拉节点，第一极连接时钟端，第二极连接输出端。6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管，其中，所述第四...

【专利技术属性】
技术研发人员：陈华斌，王瑞瑞，李兴亮，
申请(专利权)人：北京京东方显示技术有限公司，京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11